具有集成式错误校正的DRAM存储器

摘要

存储器模块(100)包含存储器阵列(101)，所述存储器阵列(101)具有耦合到所述存储器阵列(101)的主要存取端口(103)。错误校正逻辑(102)耦合到所述存储器阵列(101)。统计数据寄存器(111)耦合到所述错误校正逻辑(102)。次要存取端口(112)耦合到所述统计数据寄存器(111)以允许通过外部装置(120)对所述统计数据寄存器(111)进行存取而不使用所述主要存取端口(103)。