机译:采用全数字PVT校准的紧凑型,低功耗,低抖动双环路注入锁定PLL
Advanced Ubiquitous Communication Circuits Research Group , NTT Microsystem Integration Laboratories, Atsugi-shi, Japan|c|;
ADPLL; CMOS; FLL; PLL; PVT calibration; all-digital; dual-injection; injection locking; logic gates; logic synthesis; low jitter; low phase noise; low power; small area; small spur; synthesized;
机译:具有单端注入技术和ILFD辅助注入定时校准技术的18-23 GHz 57.4fs RMS抖动−253.5-dB FoM次谐波注入锁定全数字PLL
机译:改进的相位数字化机制,用于快速锁定低功耗全数字PLL
机译:具有双边互补开关注入的2.5–5.6 GHz次谐波注入锁定全数字PLL
机译:使用可合成的全数字PVT校准电路的0.022mm 2 sup> 970µW双环路注入锁定PLL,具有-243dB FOM
机译:用于时钟发生器的低抖动PLL,具有使用DC-DC电容转换器的对电源噪声不敏感的VCO。
机译:一种改进的快速锁定低功耗All-Digital PLL的相位数字化机制
机译:采用10单元库的全数字基带65nm pLL / FpLL时钟倍频器。