机译:锁相环频率合成器的紧凑模型,用于瞬态相位噪声和抖动仿真
Faculty of Information Science and Electrical Engineering, Kyushu University, Fukuoka, Japan;
Compact model; Phase-locked loop; compact model; jitter; phase noise; phase-locked loop (PLL);
机译:使用0.13-CMOS失调锁相环的低噪声,低功耗频率合成器
机译:利用系统识别技术减少锁相环频率合成器的布局后仿真时间
机译:从相位噪声频谱计算具有白色和$ 1 / f $噪声的振荡器和锁相环的时序抖动
机译:基板噪声引起的锁相环抖动的建模和仿真
机译:分数N锁相环频率合成器的噪声和瞬态分析。
机译:低相位噪声18 GHz Kerr频率微梳锁相在65 THz以上
机译:分数-N锁相环频率合成器的噪声和瞬态分析。
机译:用于通信卫星的频率捷变锁相环合成器