机译:通过长宽比陷阱制造的锗p沟道FinFET
Logic Advanced Development Division, Taiwan Semiconductor Manufacturing Company, Leuven, Belgium|c|;
Aspect ratio trapping (ART); FinFET; band-to-band tunneling (BTBT); epitaxy; germanium; scaling; trap-assisted tunneling (TAT);
机译:基于快速熔体生长的P沟道锗FinFET
机译:具有Mahas结构的P沟道电荷俘获型FOI-FINFET记忆的制造与表征
机译:使用低温噪声光谱法鉴定p沟道SOI FinFET中的Si膜陷阱
机译:在硅上集成锗和化合物半导体的深宽比陷阱异质外延
机译:微制造的表面阱和腔体集成,用于阱离子量子计算。
机译:通过渗透和生长过程制造的C掺杂MgB2体超导体中的高俘获场
机译:使用低温噪声光谱法鉴定p沟道SOI FinFET中的Si膜陷阱