基于40 nm CMOS工艺的电荷泵锁相环设计

摘要

本文基于SMIC 40 nm CMOS工艺,设计了一款输入频率范围25~200 MHz,输出频率范围2.4~4 GHz的电荷泵锁相环(CPPLL)。介绍了电荷泵锁相环的整体电路框架,叙述了各子模块电路的设计、仿真验证与整体电路的设计与仿真验证,重点介绍压控振荡器的设计与仿真优化。版图后仿真结果表明,电荷泵电流失配在直流情况下达到0.3%@0.4-1.3 V;压控振荡器的输出频率范围为0.3~4 GHz、在输出频率1 MHz时相位噪声为-93.4 dB@1 MHz、锁定时间为1μs、绝对抖动为1 ps、典型值时的功耗为30 mW、面积为300×300μm。