Carleton University (Canada);
机译:使用并行晶体管堆栈设计数字下阈值CMOS电路
机译:优先使用均匀尺寸的晶体管设计CMOS亚阈值逻辑电路
机译:亚阈值逻辑的器件和电路协同设计鲁棒性研究,用于32 nm CMOS超低功耗应用
机译:使用混合传输晶体管逻辑(PTL)和CMOS逻辑的GF(2 ^ m)串行并行乘法器的低成本设计
机译:集成近阈值和亚阈值CMOS逻辑,可最大程度地降低能耗。
机译:基于光纤的单壁碳纳米管晶体管电路对类似CMOS电路的稳定逻辑操作
机译:使用并行晶体管堆叠的亚阈值CMOS逻辑设计
机译:电子光刻sTaR设计指南。第3部分:用于定制微处理器的马赛克晶体管阵列。第4部分:存储逻辑阵列,sLas用时钟CmOs实现