200V SOI工艺高压ESD保护器件设计

摘要

高压绝缘体上硅(SOI)工艺因具有良好的隔离及抗闩锁(Latch-up)等优点，已成为功率集成电路的首选工艺。高压器件在静电放电(ESD)应力下因强回滞（SnapBack）导致的ESD鲁棒性（Robust）低的问题，一直是高压器件ESD保护技术的瓶颈。因此，SOI工艺高压ESD保护器件的研究和设计对于提高功率集成电路的可靠性具有重要意义。
　　本文基于200VSOI工艺，详细研究了绝缘体上硅N型横向双扩散金属氧化物半导体(SOI-NLDMOS)和绝缘体上硅横向绝缘栅双极型晶体管(SOI-LIGBT)在ESD应力下的响应机理，并提出了优化方案。首先通过TLP仿真分析了SOI-NLDMOS和SOI-LIGBT在ESD响应的不同阶段内部的电场、热、碰撞电离分布，其次研究了结构参数对SOI-NLDMOS和SOI-LIGBT的ESD鲁棒性的影响，并揭示了其内在机理，最后针对Kirk效应导致SOI-NLMOSESD鲁棒性低的问题，提出了一种高ESD鲁棒性的漏极分段SOI-NLDMOS结构，针对SOI-LIGBT开态闩锁电压与ESD鲁棒性的折中问题，提出了一种引入发射极深P型阱的SOI-LIGBT结构，该结构能同时满足开念门锁电压和ESD鲁棒性的要求。
　　流片测试结果表明:漏极分段的SOI-NLDMOS二次击穿电流提高到4.7A，引入源端深P型阱的SOI-LIGBT二次击穿电流提高到4.6A，开态门锁电压为200V，解决了SOI-LIGBT开态闩锁电压和ESD鲁棒性的折中问题。本文优化设计的SOI-NLDMOS和SOI-LIGBT已经成功用于等离子平板显示器(PlasmaDisplayPanel，PDP)行扫描驱动芯片的ESD保护方案中，芯片的高压输出端口通过了8kV人体模型（HumanBodyModel，HBM）测试。

目录

声明

摘要

第一章 绪论

1．1 PDP行扫描驱动芯片特点

1．2 PDP行扫描驱动芯片高压ESD保护方案分析

1．3 本文研究指标及章节安排

第二章 高压ESD保护器件研究方法

2．1 HBM测试系统

2．2 TLP测试系统

2．3 TLP仿真方法

2．4 本章小结

第三章 高压SOI-NLDMOS ESD性能分析和优化设计

3．1 高压SOI-NLDMOS ESD特性分析

3．2 器件结构参数对高压SOI-NLDMOS ESD性能的影响

3．3 高压SOI-NLDMOS ESD优化设计

3．4 本章小结

第四章 高压SOI-LIGBT ESD性能分析和优化设计

4．1 高压SOI-LIGBT ESD特性分析

4．2 器件结构参数对高压SOI-LIGBT ESD性能的影响

4．3 高压SOI-LIGBT ESD优化设计

4．4 本章小结

第五章 PDP行扫描驱动芯片高压ESD保护测试结果

5．1 PDP行扫描驱动芯片高压ESD保护结构

5．2 测试结果及分析

5．3 本章小结

第六章 总结与展望

6．1 总结

6．2 展望

致谢

参考文献

硕士期间取得成果