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机译:采用体浮技术在65 nm CMOS工艺中设计ESD保护器件
Department of Electronic Engineering, Seokyeong University, 16-1 Jungneung-dong, Sungbuk-gu, Seoul, Republic of Korea;
Department of Electronics & Electrical Engineering, Dankook University, 126 Jukjeon-dong, Suji-gu, Yonginsi, Gyeonggi-do, Republic of Korea;
Electronics and Telecommunications Research Institute, 161 Gajeong-dong, Yuseong-gu, Daejeon, Republic of Korea;
Department of Electronics & Electrical Engineering, Dankook University, 126 Jukjeon-dong, Suji-gu, Yonginsi, Gyeonggi-do, Republic of Korea;
机译:用于65nm CMOS工艺的差分LNA的嵌入式SCR ESD保护二极管设计
机译:适用于65nm CMOS工艺的40Gb / s收发器的可靠ESD保护设计
机译:采用65nm CMOS工艺的电感触发SCR的60GHz LNA的ESD保护设计
机译:基于NMOSFET的保护方案的过程和设计优化在65nm和45nm CMOS技术中具有ESD植入物的NMOSFET
机译:使用主体驱动和浮栅技术的低压CMOS模拟集成电路的分析和设计。
机译:具有嵌入式PMOSFET的鲁棒和锁定的免疫LVTSCR器件用于28 nm CMOS过程中的ESD保护
机译:采用嵌入式sCR的EsD保护二极管设计,用于65nm CmOs工艺中的差分LNa