机译:基于电压的漏电流计算方案及其在纳米MOSFET和FinFET标准单元设计中的应用
机译:在Verilog-A中为电子电路设计实现的FinFET的栅极泄漏电流模型
机译:15 nm栅极长度无结SOI FinFET的最佳设计,可降低泄漏电流
机译:具有抑制漏电流和DIBL效应的10nm U形FinFET设计
机译:抑制漏洞销装置漏电流的表面钝化优化
机译:FinFET Cu BEOL工艺中金属间介电层等离子体诱发损伤的测试图案设计
机译:隐式氧化物层翅片的形状和厚度的效果对技术“绝缘体上硅的晶体管中的DIBL效应”