Department of ECE Pondicherry Engineering College Puducherry India;
Subthreshold current; Transistors; Logic gates; Power demand; Wireless sensor networks; Loading;
机译:降低待机模式下亚阈值泄漏功率的新型混合数字电路设计技术
机译:降低待机模式下亚阈值泄漏功率的新型混合数字电路设计技术
机译:22 - NM CMOS技术中静态逻辑门的漏电和短路功率降低的新电路级技术
机译:复述组合电路亚阈值泄漏技术的短脉冲功率门控方法的设计
机译:用于减少处理器片上高速缓存泄漏功率的电路和微体系结构技术。
机译:具有实际门延迟模型的CMOS组合逻辑电路的准确动态功率估算
机译:数字电路的性能比较使用亚阈值漏功率降低技术