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REDUCING SUSCEPTIBILITY TO ELECTROSTATIC DISCHARGE DAMAGE DURING DIE-TO-DIE BONDING FOR 3-D PACKAGED INTEGRATED CIRCUITS

机译:降低3D封装集成电路的模片到模片粘接期间静电放电损坏的可能性

摘要

This invention relates to mitigate the risk of electrostatic discharge when producing a 3-D integrated circuit package , in one embodiment , when the second -tier die is configured to contact the first -tier die , near the perimeter of the electrically conductive bumps coupled to second tier die to the substrate of the second tier dies , and the second tier other signals on the first -tier conductive bump dies and power conductive bumps before achieving an electrical contact and forms a corresponding conductive bumps with contact on the first tier die is electrically coupled to the substrate of the first -tier ring die .
机译:本发明涉及在制造3-D集成电路封装时减轻静电放电的风险,在一个实施例中,当第二层裸片被配置为在耦合至其的导电凸块的周边附近接触第一层裸片时。第二层裸片到第二层裸片的基板,并且在实现电接触并与第一层裸片上的接触形成对应的导电凸点之前,第一层导电凸点裸片和功率导电凸点上的第二层其他信号是电的耦合到第一层环形裸片的基板。

著录项

  • 公开/公告号KR101360865B1

    专利类型

  • 公开/公告日2014-02-11

    原文格式PDF

  • 申请/专利权人

    申请/专利号KR20127024983

  • 申请日2011-02-23

  • 分类号H01L23/60;H01L25/065;

  • 国家 KR

  • 入库时间 2022-08-21 15:41:35

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