一种基于Chiplet双层堆叠封装结构的芯片

摘要

本发明公开了一种基于Chiplet双层堆叠封装结构的芯片，包括导热材料层、上interposer连接层、中央处理器模块、功能模块、下interposer连接层、封装基板和封装外壳；下interposer连接层通过连接焊球与封装基板连接；封装基板外侧通过连接焊球实现与外部电路连接；同层芯粒之间通过interposer连接层中分布的EMIB互联桥实现互联；两interposer连接层分别设置于芯片的上下两侧分别用于实现上层芯粒之间和下层芯粒之间的互联；两堆叠的Chiplet芯粒之间通过TSV通孔与垂直互联层实现互联。

说明书

技术领域

本发明涉及封装结构的芯片，尤其涉及一种基于Chiplet双层堆叠封装结构的芯片。

背景技术

几十年来，摩尔定律为半导体行业规划了前进的步伐，一代又一代的集成电路实现晶体管密度的提升和单位成本的降低，新的硅工艺节点被不断推出，但与历史速率相比，摩尔定律的步伐有所放缓。从16nm/14nm节点开始，集成电路制造成本飙升，一个完全规模工艺节点的更新周期越来越长，半导体技术发展带来的功耗、性能和面积收益下降。现有最先进的芯片有数十亿个晶体管，但芯片的扩展变得越来越困难。考虑到并非所有电路都需要用先进的工艺节点设计和制造，且同一个芯片上的电路并不是所有都能从尺寸缩放中收益，在这种情况下，将一个较大的芯片分解成多个更小的芯片，并根据需要进行混合和匹配的成本更低，产量更高的Chiplets方式应运而生。

无论是曾经摩尔定律引领集成电路发展的时代，还是Chiplet技术兴起的当下。芯片的性能、面接、功耗等都是设计者和芯片厂商所追求的。如何去利用有限的面积尽可能的提升性能，降低功耗一直是需要着重考虑的问题。

发明内容

发明目的：本发明的目的是提供一种将功能芯粒和存储芯粒堆叠互联，提高数据交互效率的基于Chiplet双层堆叠封装结构的芯片。

技术方案：本发明的芯片，包括导热材料层、上interposer连接层、央处理器模块、功能模块、下interposer连接层、封装基板和封装外壳；

下interposer连接层通过第一连接焊球与封装基板连接；封装基板外侧通过第一连接焊球实现与外部电路连接；

八个功能模块分别设于中央处理器模块的四周，中央处理器模块和八个功能模块组成“九宫格”的排布并设于下interposer连接层、上interposer连接层之间；

上interposer连接层上设有导热材料层；

所述中央处理器模块包括由上而下的上层CPU芯粒、隔热层、下层CPU芯粒，上层CPU芯粒通过垂直互联层与下层CPU芯粒互联；每个功能模块包括由上而下的存储芯粒、隔热层、功能芯粒，并且下层的功能芯粒通过TSV通孔与上层的存储芯粒互联；

所述上层CPU芯粒与各存储芯粒之间、两两存储芯粒之间分别通过上层EMIB互联桥连接，下层CPU芯粒与各功能芯粒、两两功能芯粒之间分别通过下层EMIB互联桥；上层EMIB互联桥设于上interposer连接层中，下层EMIB互联桥设于下层interposer连接层中；

所述垂直互联层分别与中央处理器模块四周的上层EMIB互联桥、下层EMIB互联桥连接；

所述导热材料层、第一连接焊球、上interposer连接层、中央处理器模块、功能模块和下interposer连接层均设于封装外壳内。

进一步，所述上层EMIB互联桥分布于上层CPU芯粒和各存储芯粒之间；下层EMIB互联桥分布于下层CPU芯粒和各功能芯粒之间。

进一步，所述垂直互联层分布在中央处理器模块的四周。

进一步，上interposer连接层中各上层EMIB互联桥之间填充硅材料；下interposer连接层中各下层EMIB互联桥之间填充硅材料。

进一步，所述TSV通孔是贯穿功能芯粒、存储芯粒以及中间的隔热层，各TSV通孔通过注铜工艺，确保功能芯粒和存储芯粒之间的互联；各TSV通孔引出的信号分别向上延伸至上层EMIB互联桥、向下延伸至下层EMIB互联桥，以确保同层芯粒之间的互联。

上述的芯片中，所述上下两层CPU芯粒同时工作或者分时分工，上层CPU芯粒用于数据资源的全局调配，下层CPU芯粒用于指令的翻译与传输。

还包括一种芯片，所述中央处理器模块、功能模块的结构中，均无隔热层；上层CPU芯粒与各存储芯粒之间、下层CPU芯粒与功能芯粒之间分别通过共有的第三interposer连接层实现各芯粒之间的两两互联；上下芯粒之间通过第三interposer连接层互联；通过硅层从共用的第三interposer连接层中将信号引出并通过第二连接焊球与封装底板相连接。

本发明与现有技术相比，其显著效果如下：

1、对于功能芯粒，通过TSV通孔实现与上层存储芯粒的堆叠互联，提高了数据传入与处理好数据传出的效率；另外，在面对大批量的数据处理时，能通过上层存储芯粒完成数据的预存，以复用时间提升效率；

2、采用双层中央处理器的结构，并且设置有以双层CPU为核心的全面的互联网络，上层芯粒之间、下层芯粒之间、上下层之间都有丰富的互联资源，不同芯粒之间的数据交互路径不再单一，更为灵活；

3、本发明双层的中央处理器结构可以同时工作或分时分工，在下层CPU芯粒翻译指令并传输到周围各功能芯粒的同时，上层CPU芯粒可以同时进行整体数据资源的调度，提高了芯片性能；

4、本发明是基于Chiplet芯粒的封装结构，在工艺节点上针对不同功能的模块可以采用不同的工艺节点，与SOC芯片中各个模块只能基于一相同的工艺节点相比，能提高良率，节省成本；在性能方面，将功能芯粒和存储芯粒堆叠互联能提高数据交互的效率。

附图说明

图1为图2中的A-A剖面图；

图2为去除封装外壳后中央处理器模块与功能模块的排布位置示意图；

图3为interposer连接层中EMIB互联桥的排布示意图；

图4(a)上层CPU芯粒与下层CPU芯粒的EMIB互联桥分布示意图，

图4(b)为上层CPU芯粒与下层CPU芯粒的垂直互联层分布示意图；

图5为存储芯粒与功能芯粒的互联示意图；

图6为图2中的B-B剖面图；

图7为本发明的双CPU同时工作的另一种排布互联结构示意图。

具体实施方式

下面结合说明书附图和具体实施方式对本发明做进一步详细描述。

本发明的双层堆叠封装结构中，每一个Chiplet功能模块都是双层堆叠结构，将两个交互频繁的芯粒(本发明中的两CPU芯粒)，或是将功能芯粒与存储芯粒堆叠在一起，以提高数据交互的效率。在整体芯片结构的排布方面，以CPU(中央处理器)模块为核心，四周环绕功能模块，便于CPU模块能与周围功能模块之间的交互。本发明的芯片正常工作时，上下两CPU芯粒同时工作或者是分时分工，上层CPU芯粒主要负责数据资源的全局调配，下层CPU芯粒主要负责指令的翻译与传输，以实现芯片整体性能的提升。为实现上述的工作机理，需要比较全面且灵活的互联网络结构，因而在上层的CPU芯粒与周围的存储芯粒之间，下层的CPU芯粒与功能芯粒之间要实现两两互联，并且对应的两堆叠芯粒之间均要实现上下互联。具体实现如下：

如图1所示，本发明的芯片结构包括最外层用于封装的封装外壳101、底部用于封装的封装基板102、顶部导热材料层103、上interposer连接层104、中央处理器模块105(如图中所示为三层结构)、功能模块(与中央处理器模块的结构相同，均为三层结构，图1中所示第一功能模块106，第二功能模块107)、硅层108(图中的灰色区域都为硅材料)、下interposer连接层109；第一连接焊球110；下interposer连接层109通过第一连接焊球110与底层的封装基板102相连接。封装基板(102)外侧通过第一连接焊球(110)实现与外部电路连接。

如图2所示，中央处理器模块105的四周分布有8个功能模块呈现出“九宫格”排布的形式(图1中只显示了功能模块106与107)，并且设置于上interposer连接层104与下interposer连接层109之间；上interposer连接层104之上设置有导热材料层103。

导热材料层103、上interposer连接层104、中央处理器模块105、及其周围的功能模块(共8个)、下interposer连接层109以及第一连接焊球110均设于封装外壳101内。

如图2所示，每一模块均为三层结构，中央处理器模块105为两CPU芯粒堆叠形成，第一隔热层105-3设置于上层CPU芯粒105-1与下层CPU芯粒105-2之间。对于周围的8个功能模块，由功能芯粒与存储芯粒堆叠形成。以第一功能模块106为例，由上层第一存储芯粒106-1、中间的第六隔热层106-3及下层第一功能芯粒106-2组成。

如图3所示，为interposer连接层以及分布在interposer连接层中的EMIB互联桥的具体分布情况。本发明的芯片正常工作时，所需要的互联网络的搭建，主要分为两个部分，一方面是两堆叠芯粒之间的互联，另一方面是同层芯粒之间的两两互联(上层CPU芯粒与周围的存储芯粒之间以及两两存储芯粒之间，下层CPU芯粒与周围的功能芯粒之间以及两两功能芯粒之间)。对于上述同层中各个芯粒之间的两两互联通过EMIB互联桥实现，用于上层各芯粒之间互联的上层EMIB互联桥301分布于上interposer连接层104中(两者在同一层中，并非是重叠在一起的)，同样用于下层各芯粒之间互联的下层EMIB互联桥302分布于下interposer连接层109中。结合图1、图2、图3，可以洞悉本发明芯片的具体结构。上interposer连接层104分布于图2所示的九宫格结构的正上方，以确保上层EMIB互联桥301恰好分布在上层两两芯粒之间。同样，下interposer连接层109分布在九宫格结构的正下方，以确保下层EMIB互联桥302恰好分布在下层两两芯粒之间。对于上下两堆叠芯粒之间的互联方面又分为两种不同的类型：对于功能模块，下层功能芯粒与上层存储芯粒之间的互联，采用TSV通孔的形式(图2中的黑色实心点均为TSV通孔)；对于中央处理器模块105，上层CPU芯粒105-1与下层CPU芯粒105-2之间的互联通过垂直互联层401实现。

如图4(b)所示，为中央处理器模块105上层CPU芯粒105-1与下层CPU芯粒105-2之间互联的示意图。考虑到中央处理器芯粒结构的复杂性，故实现其上下两堆叠芯粒间的互联不采用TSV通孔的形式，而是从CPU芯粒的四周通过垂直互联层401实现互联。

根据图3所示，interposer连接层中EMIB互联桥的分布情况，中央处理器模块处于最中央，对于上层CPU芯粒105-1要与四周的存储芯粒实现互联，对于下层的CPU芯粒105-2要与四周的功能芯粒实现互联。因而上层CPU芯粒105-1以及下层CPU芯粒105-2的四面均分布有EMIB互联桥，包括第一EMIB互联桥301-1分布在上层CPU芯粒四周，第二EMIB互联桥302-1分布在下层CPU芯粒四周,如图4(a)所示。垂直互联层分别设置于上层EMIB互联桥301与下层EMIB互联桥302之间，具体如图4(b)所示(上层EMIB互联桥未画出)。中央处理器模块经过上下层EMIB互联桥分别实现同层互联的同时，经过垂直互联层实现上下两堆叠CPU芯粒间的互联。

如图5所示，为功能模块上下两堆叠芯粒之间互联的示意图。对于功能模块，是将功能芯粒与存储芯粒堆叠在一起，对于两者之间的互联，是直接采用TSV通孔的方式实现的。其中TSV通孔的分布与该功能模块所处的位置有关，图5为图2中第一行中各个功能模块的排布情况，其中第三功能模块201，按照九宫格中的位置，要与第四功能模块202以及第二行中的第一功能模块106实现互联(图5中未标出)。因而对于第三功能模块201来说，在其右侧设置一列第一TSV通孔201-1以便于与第四功能模块202实现互联，上面一侧设置一行第二TSV通孔201-2以便于与第一功能模块106实现互联。同样第四功能模块202，要与左侧的第三功能模块201，右侧的第五功能模块203与中央处理模块105实现互联(图中未标出)，因而在三侧分别分布有一列第三TSV通孔202-1，一行第四TSV通孔202-2以及一列第五TSV通孔202-3。针对于不同位置的功能模块，TSV通孔的整体示意在图2中已标出。各TSV通孔是贯穿上下两层芯粒的(即上层的功能芯粒和下层的储存芯粒)以及中间的隔热层。通过注铜实现上下两芯粒间的互联。在此基础之上，将各TSV通孔引出的信号分别向上向下延伸至对应的EMIB互联桥以便于实现同层芯粒之间的互联。以第三功能模块201为例，将第三功能模块201的一列第一TSV通孔201-1向上延伸至第三EMIB互联桥301-3，同样将第四功能模块202的一列第三TSV通孔202-1向上延伸至第三EMIB互联桥301-3，在第三EMIB互联桥301-3中便可以实现第三功能模块201的上层芯粒(即存储芯粒)与第四功能模块202的上层芯粒(即存储芯粒)间的互联。同样分别延伸至下面的第六EMIB互联桥302-3，可以实现第三功能模块201的下层芯粒(即功能芯粒)与第四功能模块202的下层芯粒(即功能芯粒)之间的互联。以此类推，其他模块也按照相同的方式，在通过TSV通孔实现上下互联的基础上实现同层芯粒间的两两互联。通过上述各种互联形式，至此本发明的芯片正常工作所需的互联网络形成。

通过上述对本发明中所提出芯片的描述，可见芯片整体结构为复杂的层次结构，因而整体结构的实现是一层一层完成的。如图6所示，为功能模块所在行(图2中第一行)的示意图。以第四功能模块202为例，中间为第四隔热层202-6，第四隔热层202-6以下为第四功能芯粒202-5，以上为第四存储芯粒202-4。第四存储芯粒202-4上为上interposer连接层104，在上interposer连接层104中分布有第三EMIB互联桥301-3以及第四EMIB互联桥301-4用于实现上层存储芯粒之间的互联。同样的在下interposer连接层109中分布有第五EMIB互联桥302-3以及第六EMIB互联桥302-4用于实现下层功能芯粒间的互联。第三TSV通孔202-1上下贯穿下层的第四功能芯粒202-5；中间的第四隔热层202-6以及上层的第四存储芯粒202-4通过注铜实现上下互联后将信号延伸至上层第三EMIB互联桥301-3以及下层第五EMIB互联桥302-3，以便于在实现上下两堆叠芯粒(即功能芯粒与存储芯粒)互联的同时，实现同层两两芯粒(即功能芯粒与功能芯粒，存储芯粒与存储芯粒)之间的互联。图1所示剖面图，与图6相比，不同点在于中央处理器模块105的上下互联的实现形式与上述的各功能模块不同，而是通过垂直互联层。如图4(b)所示，垂直互连层是分布中央处理器模块四周的。第一垂直互连层401-1(剖面图中只显示了部分垂直互联层)分别与上层的第一EMIB互联桥301-1以及下层的第二EMIB互连桥302-1相连接。第二垂直互联层401-2以同样的方式分别与上下层的EMIB互联桥相连接。从而在通过EMIB互联桥实现同层两两Chiplet芯粒之间互联的基础上，通过各垂直互连层实现上下两CPU芯粒间的互联。

如图1所示，底面第一封装焊球110的作用是从下interposer连接层109中将信号引到封装基板102以便于实现封装。淀积下interposer连接层109时，要注意其中EMIB互联桥302所分布的位置，具体分布情况如图3所示。EMIB互联桥302需要分布在两两需互联的芯粒之间，下interposer连接层109中除EMIB互联桥302以外的地方都是普通的硅材料，以减少成本。放置下层的CPU芯粒以及功能芯粒时，要保证与下面的EMIB互联桥的位置相对应(下层EMIB互联桥302要分布在两两芯粒之间)，以便于实现下层CPU芯粒与功能芯片之间，以及两两功能之间的互联。下层CPU芯粒和功能芯粒的间隙填充普通硅材料。下层的芯粒排布完成以后。隔热层排布以及上层CPU芯粒和存储芯粒的排布只需要按照下层芯粒的位置堆叠即可，同样间隙之中都填充普通硅材料。上层的芯粒排布完成后，便需要在对应的位置上设置TSV通孔以及垂直互联层。如图1所示，第六TSV通孔106-4贯穿了上层第一功能芯粒106-1；下层第一存储芯粒106-2以及中间的第六隔热层106-3以实现上下互联。垂直互联层的设置如图4(b)中所示环在中央处理器模块的四周。嵌入在间隙之中并为硅材料所包围，如图1中的第一垂直互联层401-1所示。与下interposer连接层109相同，上interposer连接层104中的EMIB互联桥301要分布在上层的两两需互联的芯粒之间(interposer连接层中除EMIB互联桥以外的位置为普通硅材料)。最上层涂抹散热材料103，帮助芯片散热，以确保性能的稳定。

本发明芯片的结构在同层芯粒之间的互联方面，是分别通过两层interposer连接层实现互联的，准确的说是通过分布在interposer连接层中的EMIB互联桥实现的，两interposer连接层分别设置于模块的上下两侧，并且两堆叠芯粒的互联方面是通过额外TSV通孔和垂直互联层实现的。基于上述双CPU的工作方式，本发明还提供了另一种结构的芯片，如图7所示，与图1中结构的相同点：为双层结构，上层是分布CPU芯粒与存储芯粒，下层是分布CPU芯粒和功能芯粒；不同点：为在两层芯粒之间设置了一公共的第三interposer连接层701，用于互联网络的构建，并且舍去了隔热层，上层芯粒之间的两两互联以及下层芯粒之间的两两互联都可以通过中间公共的第三interposer连接层701实现；并且在上下两对应芯粒之间的通信互联方面，也不必采用TSV通孔和垂直互联层的方式来实现，可以直接从第三interposer连接层701中引线互联。由于图7中所示的两层芯粒是相对排布的，所有的信号接口都引到了共用的第三interposer连接层701之中，因而在封装前，必须将信号经由第三interposer连接层701中引出，并引到封装基板704；如图7中所示，信号经由四周的硅层702从第三interposer连接层701中引出，并且通过第二连接焊球703连到封装基板704以实现封装。