包含位于横向起伏的沟槽中的眼形接触通孔结构的三维存储器器件及其制造方法

摘要

本发明公开了一种三维存储器器件，该三维存储器器件包括：绝缘层和导电层的交替堆叠，该交替堆叠位于半导体材料层上方；和存储器堆叠结构，该存储器堆叠结构延伸穿过该交替堆叠中的一者。横向起伏的背侧沟槽存在于交替堆叠之间，并且包括直沟槽段和隆突沟槽段的横向交替序列。含腔体介电填充结构和接触通孔结构存在于该横向起伏的背侧沟槽中。该接触通孔结构位于该隆突沟槽段内。该接触通孔结构与该交替堆叠的侧壁自对准。附加接触通孔结构可竖直延伸穿过该绝缘层和横向邻接该交替堆叠中的一者的介电间隔物层的子集的介电交替堆叠。

说明书

相关申请

本申请要求2019年3月27日提交的美国非临时专利申请序列号16/366,245以及2019年3月27日提交的美国非临时专利申请序列号16/366,330的优先权权益，这些申请的全部内容以引用方式并入本文。

技术领域

本公开整体涉及半导体器件领域，并且具体地涉及包括在横向起伏的沟槽中形成的直通存储器层级接触通孔结构的三维存储器器件及其制造方法。

背景技术

包括每个单元具有一个位的三维竖直NAND串的三维半导体器件在T.Endoh等人的名称为“Novel Ultra High Density Memory With A Stacked-Surrounding GateTransistor(S-SGT)Structured Cell(具有堆叠的围绕栅极晶体管(S-SGT)结构化单元的新型超高密度存储器)”，IEDM Proc.(2001)33-36的文章中公开。

发明内容

根据本公开的一个方面，提供了一种三维存储器器件，该三维存储器器件包括：绝缘层和导电层的交替堆叠，该交替堆叠位于半导体材料层上方；存储器堆叠结构组，该存储器堆叠结构组延伸穿过位于存储器阵列区内的选自交替堆叠的第一交替堆叠；横向起伏的背侧沟槽，该横向起伏的背侧沟槽位于交替堆叠的相邻对之间并且沿着第一水平方向横向延伸，其中横向起伏的背侧沟槽中的每一者包括具有均匀沟槽宽度的直沟槽段和具有大于均匀沟槽宽度的可变沟槽宽度的隆突沟槽段的横向交替序列；含腔体介电填充结构，该含腔体介电填充结构位于横向起伏的背侧沟槽中的相应一者内，其中含腔体介电填充结构中的每一者在横向起伏的背侧沟槽中的相应一者内在隆突沟槽段的每个区内包括竖直延伸腔体，并且竖直延伸腔体中的每一者与相应隆突沟槽段的侧壁横向间隔开均匀横向宽度；和接触通孔结构，该接触通孔结构位于含腔体介电填充结构的竖直延伸腔体内并且延伸穿过半导体材料层。

根据本公开的另一实施方案，提供了一种形成三维存储器器件的方法，该方法包括：在半导体材料层上方形成过程中绝缘层和过程中牺牲材料层的竖直交替序列；在存储器阵列区中穿过竖直交替序列形成存储器堆叠结构；形成沿着第一水平方向横向延伸穿过竖直交替序列的横向起伏的背侧沟槽，其中竖直交替序列的剩余部分包括绝缘层和牺牲材料层的交替堆叠，其中横向起伏的背侧沟槽中的每一者包括具有均匀沟槽宽度的直沟槽段和具有大于均匀沟槽宽度的可变沟槽宽度的隆突沟槽段的横向交替序列；用导电层替换牺牲材料层；在横向起伏的背侧沟槽中的相应一者内形成含腔体介电填充结构，其中含腔体介电填充结构中的每一者在横向起伏的背侧沟槽中的相应一者内在隆突沟槽段的每个区内包括竖直延伸腔体；以及在含腔体介电填充结构的竖直延伸腔体内形成接触通孔结构并且该接触通孔结构延伸穿过半导体材料层。

根据本公开的又一个实施方案，提供了一种三维半导体器件，该三维半导体器件包括：绝缘层和导电层的交替堆叠，该交替堆叠位于半导体材料层上方；存储器堆叠结构，该存储器堆叠结构延伸穿过选自交替堆叠的第一交替堆叠；横向起伏的背侧沟槽，该横向起伏的背侧沟槽位于交替堆叠的相邻对之间并且沿着第一水平方向横向延伸；含腔体介电填充结构，该含腔体介电填充结构位于横向起伏的背侧沟槽中的相应一者内；第一接触通孔结构，该第一接触通孔结构位于含腔体介电填充结构的竖直延伸腔体内并且接触半导体材料层；绝缘层和横向邻接交替堆叠中的一者的介电间隔物层的子集的介电交替堆叠；和横向绝缘接触通孔结构，该横向绝缘接触通孔结构延伸穿过介电交替堆叠，其中横向绝缘接触通孔结构中的每一者包括相应管状介电间隔物和由相应管状介电间隔物围绕的相应第二接触通孔结构。

根据本公开的再一方面，提供了一种形成三维半导体器件的方法，该方法包括以下步骤：在半导体材料层上方形成过程中绝缘层和过程中牺牲材料层的竖直交替序列；形成存储器堆叠结构，该存储器堆叠结构延伸穿过存储器阵列区中的竖直交替序列；形成穿过竖直交替序列的横向起伏的背侧沟槽和分立通孔腔体，其中该横向起伏的背侧沟槽沿着第一水平方向横向延伸穿过竖直交替序列，以将竖直交替序列分成绝缘层和牺牲材料层的交替堆叠，并且分立通孔腔体形成在不含所述横向起伏的背侧沟槽的外围区中；用介电衬垫覆盖分立通孔腔体的表面，而不覆盖横向起伏的背侧沟槽的侧壁；用导电层替换牺牲材料层的与横向起伏的背侧沟槽相邻的部分，而不改变牺牲材料层的在介电衬垫近侧的部分；分别在横向起伏的背侧沟槽和分立通孔腔体中形成含腔体介电填充结构和管状介电间隔物；以及分别在横向起伏的背侧沟槽的未填充体积和分立通孔腔体的未填充体积内形成第一接触通孔结构和第二接触通孔结构。

附图说明

图1A是根据本公开的第一实施方案的在半导体衬底上形成半导体器件、较低层级介电层、较低层级金属互连结构和过程中源极层级材料层之后的示例性结构的竖直剖面图。

图1B是图1A的示例性结构的自顶向下视图。铰接竖直平面A-A'是图1A的竖直剖面图的平面。

图1C是沿着图1B的竖直平面C-C'的过程中源极层级材料层的放大视图。

图1D是图1A至图1C的示例性结构的大比例自顶向下视图。

图2是根据本公开的实施方案的在形成第一绝缘层和第一间隔物材料层的第一层交替堆叠之后的示例性结构的竖直剖面图。

图3是根据本公开的实施方案的在图案化第一层楼梯区、第一后向阶梯式介电材料部分和层间介电层之后的示例性结构的竖直剖面图。

图4A是根据本公开的实施方案的在形成第一层存储器开口和第一层支撑开口之后的示例性结构的竖直剖面图。

图4B是图4A的示例性结构的水平剖面图。铰接竖直平面A-A'对应于图4A的竖直剖面图的平面。

图5是根据本公开的实施方案的在形成各种牺牲填充结构之后的示例性结构的竖直剖面图。

图6是根据本公开的实施方案的在形成第二绝缘层和第二间隔物材料层的第二层交替堆叠、第二阶梯式表面和第二后向阶梯式介电材料部分之后的示例性结构的竖直剖面图。

图7A是根据本公开的实施方案的在形成第二层存储器开口和第二层支撑开口之后的示例性结构的竖直剖面图。

图7B是沿着图7A的水平平面B-B'截取的示例性结构的水平剖面图。铰接竖直平面A-A'对应于图7A的竖直剖面图的平面。

图8是根据本公开的实施方案的在形成层间存储器开口和层间支撑开口之后的示例性结构的竖直剖面图。

图9A至图9D示出了根据本公开的实施方案的在形成存储器开口填充结构期间的存储器开口的顺序竖直剖面图。

图10A是根据本公开的实施方案的在形成存储器开口填充结构和支撑柱结构之后的示例性结构的竖直剖面图。

图10B是沿着图10A的水平平面B-B'截取的示例性结构的水平剖面图。铰接竖直平面A-A'对应于图10A的竖直剖面图的平面。

图10C是沿着图10A的水平平面B-B'截取的存储器阵列区的放大的水平剖面图。

图10D是沿着图10C的竖直平面D-D'截取的示例性结构的竖直剖面图。

图10E是沿着图10C的竖直平面E-E'截取的示例性结构的竖直剖面图。

图10F是包括图10A至图10E的处理步骤中的通孔连接区和存储器阵列区的一部分的示例性结构的另一区域的自顶向下视图。

图10G是沿着图10F的竖直平面G-G'截取的示例性结构的竖直剖面图。

图11A是根据本公开的实施方案的在形成横向起伏的背侧沟槽之后的示例性结构的竖直剖面图。

图11B是沿着图11A的水平平面B-B'截取的示例性结构的第一区域的水平剖面图。铰接竖直平面A-A'对应于图11A的竖直剖面图的平面。

图11C是沿着图11A的水平平面B-B'截取的存储器阵列区的放大的水平剖面图。

图11D是包括图10A至图10C的处理步骤中的通孔连接区和存储器阵列区的一部分的示例性结构的第二区域的自顶向下视图。

图11E是沿着图11B的竖直平面E-E'截取的示例性结构的竖直剖面图。

图11F是沿着图11B的竖直平面F-F'截取的示例性结构的竖直剖面图。

图11G是包括图11A至图11F的处理步骤中的存储器阵列区的一部分、通孔连接区的一部分和外围连接区的示例性结构的第三区域的自顶向下视图。

图11H是沿着图11G的竖直平面H-H'截取的示例性结构的竖直剖面图。

图12A是在延伸横向起伏的背侧沟槽和分立通孔腔体之后，示例性结构的隆突沟槽段沿着垂直于第一水平方向的竖直平面的竖直剖面图。

图12B是图12A的示例性结构的直沟槽段沿着垂直于第一水平方向的竖直平面的竖直剖面图。

图12C是图12A和图12B的处理步骤中的示例性结构沿着对应于图10G的竖直横截面平面的竖直横截面平面的竖直剖面图。

图12D是对应于图12A至图12C的处理步骤中的图11G的第三区域的示例性结构的区域的自顶向下视图。

图12E是图12A至图12D的示例性结构沿着对应于图11H的竖直剖面图的竖直平面的竖直剖面图。

图13A至图13D示出了根据本公开的实施方案的在形成源极层级材料层期间的存储器开口填充结构和背侧沟槽的顺序竖直剖面图。

图14A是图13D的处理步骤中的示例性结构的区域的自顶向下视图。

图14B是沿着图14A的竖直横截平面B-B'截取的示例性结构的竖直剖面图。

图15A至图15D是根据本公开的实施方案的在沉积和图案化介电衬垫期间的示例性结构的顺序竖直剖面图。

图16A至图16D是根据本公开的实施方案的在形成半导体氧化物间隔物之后的示例性结构的各种竖直剖面图。

图17是根据本公开的实施方案的在形成背侧凹陷部之后的示例性结构的竖直剖面图。

图18是根据本公开的实施方案的在形成导电层之后的示例性结构的竖直剖面图。

图19是根据本公开的实施方案的横向起伏的背侧沟槽和分立通孔腔体通过各向异性蚀刻工艺的竖直延伸之后的示例性结构的竖直剖面图。

图20A是根据本公开的实施方案的在第一介电间隔物部件层保形沉积在由含腔体介电填充结构和管状介电间隔物横向围绕的腔体的外围体积中之后的示例性结构的区域的水平剖面图。

图20B是沿着图20A的竖直平面B-B'截取的示例性结构的竖直剖面图。

图20C是沿着图20A的竖直平面C-C'截取的示例性结构的竖直剖面图。

图21A是根据本公开的实施方案的在保形沉积第二介电间隔物部件层之后的示例性结构的区域的水平剖面图。

图21B是沿着图21A的竖直平面B-B'截取的示例性结构的竖直剖面图。

图21C是沿着图21A的竖直平面C-C'截取的示例性结构的竖直剖面图。

图21D是21A至图21C的处理步骤中的示例性结构的区的自顶向下视图。

图21E是沿着图21D的竖直平面E-D'截取的示例性结构的竖直剖面图。

图22A是根据本公开的实施方案的在形成含腔体介电填充结构和管状介电间隔物之后的示例性结构的区域的自顶向下视图。

图22B是沿着图22A的竖直平面B-B'截取的示例性结构的竖直剖面图。

图22C是图22A和图22B的示例性结构围绕竖直延伸腔体的区的自顶向下视图。

图23A是根据本公开的实施方案的在形成第一接触通孔结构和第二接触通孔结构之后的示例性结构的第一区域的自顶向下视图。

图23B是沿着图22A的竖直平面B-B'截取的示例性结构的竖直剖面图。

图23C是图23A和图23B的示例性结构围绕竖直延伸腔体的区的透视自顶向下视图。

图23D是沿着图23C的竖直平面D-D'截取的示例性结构的竖直剖面图。

图23E是沿着图23C的竖直平面E-E'截取的示例性结构的竖直剖面图。

图23F是对应于图23A至图23E的处理步骤中的图11D的区域的第二区域内的示例性结构的透视自顶向下视图。

图23G是沿着图23F的竖直平面G-G'截取的示例性结构的竖直剖面图。

图23H是根据本公开的实施方案的图23A至图23G的示例性结构的另选构型的透视自顶向下视图。

图23I是根据本公开的实施方案图23A至图23G的示例性结构的另一另选构型的透视自顶向下视图。

图24是根据本公开的实施方案的在形成附加接触通孔结构之后的示例性结构的竖直剖面图。

具体实施方式

如上面所讨论的，本公开的实施方案涉及包括形成在横向起伏的狭缝沟槽中的直通存储器层级接触通孔结构的三维存储器器件及其制造方法，其各种实施方案在本文详细描述。本公开的实施方案可用于形成各种半导体器件，诸如包括多个NAND存储器串的三维单体存储器阵列器件。

附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成和相同的功能。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，如果在第一元件和第二元件之间存在由至少一种导电材料组成的导电路径，则第一元件“电连接到”第二元件。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。

如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶部表面和底部表面之间或在连续结构的顶表面和底表面处的任何一对水平平面之间。层可水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。

如本文所用，如果第二表面在第一表面上面或下面并且如果存在包括第一表面和第二表面的竖直平面或基本上竖直的平面，则第一表面和第二表面彼此“竖直重合”。基本上竖直的平面是沿着从竖直方向偏离小于5度的角度的方向直线延伸的平面。竖直平面或基本上竖直的平面沿着竖直方向或基本上竖直的方向是直的，并且可包括或可不包括沿着垂直于竖直方向或基本上竖直的方向的方向的弯曲。

如本文所用，“存储器层级”或“存储器阵列层级”是指对应于包括存储器元件阵列的最顶部表面的第一水平平面(即，平行于衬底的顶表面的平面)与包括存储器元件阵列的最底部表面的第二水平平面之间的大体区域的层级。如本文所用，“直通堆叠”元件是指竖直延伸通过存储器层级的元件。

如本文所用，“半导体材料”是指具有在1.0×10

单体三维存储器阵列是在单个衬底(诸如半导体晶圆)上方形成多个存储器层级而没有居间衬底的存储器阵列。术语“单体”是指阵列的每一层级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，如标题为“三维结构存储器(Three-dimensional Structure Memory)”的美国专利5,915,167中所述，通过在单独的衬底上形成存储器层级和垂直地堆叠存储器层级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器层级移除该衬底，但由于存储器层级最初是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。衬底可包括在其上制造的集成电路，诸如用于存储器器件的驱动器电路。

本公开的各种三维存储器器件包括单体三维NAND串存储器器件，并且可以采用本文所述的各种实施方案来制造。单体三维NAND串定位在位于衬底上方的单体三维NAND串阵列中。三维NAND串阵列的第一器件层级中的至少一个存储器单元位于三维NAND串阵列的第二器件层级中的另一个存储器单元上方。

一般来讲，半导体封装(或“封装”)是指可通过一组引脚或焊球附接到电路板的单元半导体器件。半导体封装可包括一个或多个半导体芯片(或“芯片”)，该一个或多个半导体芯片例如通过倒装芯片接合或另一种芯片到芯片接合而接合在其中。封装或芯片可包括单个半导体管芯(或“管芯”)或多个半导体管芯。管芯是可独立地执行外部命令或报告状态的最小单元。通常，具有多个管芯的封装或芯片能够同时执行与其中管芯的总数一样多的外部命令。每个管芯包括一个或多个平面。可在相同管芯内的每个平面中执行相同的并发操作，但可能存在一些限制。在管芯为存储器管芯(即，包括存储器元件的管芯)的情况下，可在同一存储器管芯内的每个平面中执行并发读取操作、并发写入操作或并发擦除操作。在存储器管芯中，每个平面包含多个存储块(或“块”)，这些存储块是可通过单个擦除操作擦除的最小单元。每个存储块包含多个页面，这些页面是可被选择用于编程的最小单元。页面也是可被选择用于读取操作的最小单元。

参考图1A至图1D，示出根据本公开的第一实施方案的第一示例性结构。图1C是图1A和图1B所示的过程中源级层级材料层10'的放大视图。第一示例性结构包括衬底8和在其上形成的半导体器件710。衬底8包括至少其上部部分处的衬底半导体层9。可在衬底半导体层9的上部部分中形成浅沟槽隔离结构720，以提供与其他半导体器件的电隔离。半导体器件710可以包括例如场效应晶体管，这些场效应晶体管包括相应的晶体管有源区742(即，源极区和漏极区)、沟道区746和栅极结构750。场效应晶体管可以以CMOS构型布置。每个栅极结构750可以包括例如栅极电介质752、栅极电极754、介电栅极间隔物756和栅极帽盖电介质758。半导体器件710可以包括任何半导体电路，以支持随后要形成的存储器结构的操作，该半导体电路通常被称为驱动器电路，该驱动器电路也被称为外围电路。如本文所用，外围电路是指字线解码器电路、字线切换电路、位线解码器电路、位线感测和/或切换电路、电源供应/分配电路、数据缓冲器和/或锁存器中的任一者、每一者或全部，或者可以是可在存储器器件的存储器阵列结构外部实现的任何其他半导体电路。例如，半导体器件可以包括用于电偏置随后要形成的三维存储器结构的字线的字线切换器件。

可在半导体器件710上方形成介电材料层，介电材料层在本文被称为较低层级介电材料层760。较低层级介电材料层760可以包括例如介电衬垫762(诸如阻挡移动离子的扩散和/或向下面的结构施加适当应力的氮化硅衬垫)、覆盖在介电衬垫762上面的第一介电材料层764、覆盖在第一介电材料层764上面的氮化硅层(例如，氢扩散阻挡层)766以及至少一个第二介电层768。

介电层堆叠(其包括较低层级介电材料层760)用作较低层级金属互连结构780的矩阵，这些较低层级金属互连结构提供通向和来自在半导体器件和随后要形成的直通存储器层级接触通孔结构的着落垫的各个节点的电气布线。较低层级金属互连结构780可形成在较低层级介电材料层760的介电层堆叠内，并且包括定位在氮化硅层766的底表面下方并且任选地接触氮化硅层的底表面的较低层级金属线结构。

例如，较低层级金属互连结构780可以形成在第一介电材料层764内。第一介电材料层764可以是多个介电材料层，其中顺序地形成较低层级金属互连结构780的各种元件。从第一介电材料层764选择的每个介电材料层可包括掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃、有机硅酸盐玻璃、氮化硅、氮氧化硅和介电金属氧化物(诸如氧化铝)中的任一者。在一个实施方案中，第一介电材料层764可以包含介电常数不超过未掺杂硅酸盐玻璃(氧化硅)的介电常数3.9的介电材料层或基本上由其组成。较低层级金属互连结构780可以包括各种器件接触通孔结构782(例如，接触器件的相应的源极和漏极节点或栅极电极触点的源极电极和漏极电极)、中间较低层级金属线结构784、较低层级金属通孔结构786和着落垫层级金属线结构788，着落垫层级金属线结构被配置为用作随后要形成的直通存储器层级通孔结构的着落垫。

可以在第一介电材料层764(其可以为多个介电材料层)的最顶部介电材料层内形成着落垫层级金属线结构788。较低层级金属互连结构780中的每一者都可以包括金属氮化物衬垫和金属填充结构。着落垫层级金属线结构788的顶表面和第一介电材料层764的最顶部表面可以通过平面化工艺诸如化学机械平面化来平面化。可以在着落垫层级金属线结构788的顶表面和第一介电材料层764的最顶部表面上直接形成氮化硅层766。

至少一个第二介电材料层768可以包括单个介电材料层或多个介电材料层。从至少一个第二介电材料层768选择的每个介电材料层可包括掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃和有机硅酸盐玻璃中的任一者。在一个实施方案中，至少一个第二介电材料层768可包括介电常数不超过未掺杂硅酸盐玻璃(氧化硅)的介电常数3.9的介电材料层或基本上由其组成。

过程中源极层级材料层10'可以包括随后被修改以形成源极层级材料层的各种层。源极层级材料层在形成时包括源极半导体层，该源极半导体层用作三维存储器器件的竖直场效应晶体管的公共源极区。在一个实施方案中，过程中源极层级材料层10'可从底部到顶部包括较低源极层级半导体层112、较低源极层级绝缘衬垫113、较低源极层级牺牲层104、蚀刻停止牺牲衬垫105、较高源极层级牺牲层106、较高源极层级绝缘衬垫117和任选的源极选择层级导电层118。

较低源极层级半导体层112可包含掺杂半导体材料，诸如掺杂多晶硅或掺杂非晶硅。较低源极层级半导体层112中的每一者的厚度可在10nm至300nm，诸如20nm至150nm的范围内，但也可使用更小和更大的厚度。

较低源极层级牺牲层104和较高源极层级牺牲层106包含牺牲材料，该牺牲材料可对于较低源极层级绝缘衬垫113和较高源极层级绝缘衬垫117选择性地被移除。在一个实施方案中，较低源极层级牺牲层104和较高源极层级牺牲层106可包含半导体材料，诸如未掺杂非晶硅或锗的原子浓度大于20％的硅锗合金。较低源极层级牺牲层104和较高源极层级牺牲层106中的每一者的厚度可在30nm至400nm，诸如60nm至200nm的范围内，但也可以使用更小和更大的厚度。

较低源极层级绝缘衬垫113和较高源极层级绝缘衬垫117包含可在移除源极层级牺牲层(104,106)期间用作蚀刻停止材料的材料。例如，较低源极层级绝缘衬垫113和较高源极层级绝缘衬垫117可包含氧化硅、氮化硅和/或介电金属氧化物。在一个实施方案中，较低源极层级绝缘衬垫113和较高源极层级绝缘衬垫117中的每一者可包含厚度在2nm至30nm范围内的氧化硅层，但也可使用更小和更大的厚度。

蚀刻停止牺牲衬垫105包含介电材料(诸如氧化硅)，该介电材料可在后续各向异性蚀刻工艺期间用作蚀刻停止结构。蚀刻停止牺牲衬垫105的厚度可在5nm至50nm，诸如10nm至20nm的范围内，但也可使用更小和更大的厚度。任选的源极选择层级导电层118可以包含可以用作源极选择层级栅极电极的导电材料。例如，任选的源极选择层级导电层118可以包含掺杂半导体材料诸如掺杂多晶硅或掺杂非晶硅，该掺杂半导体材料随后可以通过退火工艺转换成掺杂多晶硅。任选的源极选择层级导电层118的厚度可以在30nm至200nm诸如60nm至100nm的范围内，但是也可以使用更小和更大的厚度。

过程中源极层级材料层10'可形成在衬底8(例如，硅晶圆)上的半导体器件的子集的正上方。如本文所用，如果第一元件定位在包括第二元件的最顶部表面和第一元件的区域的水平平面上方并且第二元件的区域在平面图中具有区域重叠(即，沿着垂直于衬底8的顶表面的竖直平面或方向)，则第一元件定位在第二元件“正上方”。

可对过程中源极层级材料层10'进行图案化以在其中随后要形成直通存储器层级接触通孔结构和直通介电接触通孔结构的区域中提供开口。过程中源极层级材料层10'的图案化部分存在于每个存储器阵列区100中，在每个存储器阵列区中随后将形成三维存储器堆叠结构。

可对过程中源极层级材料层10'进行图案化，使得开口在其中随后要形成接触字线导电层的接触通孔结构的楼梯区200上方延伸。在一个实施方案中，楼梯区200可沿着第一水平方向hd1与存储器阵列区100横向间隔开。垂直于第一水平方向hd1的水平方向在本文称为第二水平方向hd2。在一个实施方案中，可在存储器阵列区100的区域内形成过程中源极层级材料层10'中的附加开口，在存储器阵列区的区域中随后将形成包括存储器堆叠结构的三维存储器阵列。随后填充有场介电材料部分的外围区300可邻近楼梯区200提供。

参考图1D，接触接片区400可被提供为存储器阵列区100内的分立区。接触接片区400是在其中随后形成延伸穿过存储器层级结构的接触通孔结构以在存储器阵列区100的外周边内提供连接到较低层级金属互连结构780的竖直导电路径的区。外围区300可邻近存储器阵列区100和楼梯区200形成。外围区300可围绕存储器阵列区100和楼梯区200。在一个实施方案中，随后可在外围区300中形成延伸穿过存储器层级结构的附加接触通孔结构。

如图1A所示，半导体器件710以及较低层级介电材料层760和较低层级金属互连结构780的组合的区在本文被称为下面的外围器件区700，其定位在随后要形成的存储器层级组件下方并且包括用于存储器层级组件的外围器件。较低层级金属互连结构780形成在较低层级介电材料层760中。

较低层级金属互连结构780可以电连接到半导体器件710(例如，CMOS器件)的有源节点(例如，晶体管有源区742或栅极电极754)，并且定位在较低层级介电材料层760的层级处。随后可以在较低层级金属互连结构780上直接形成直通存储器层级接触通孔结构，以提供与随后要形成的存储器器件的电连接。在一个实施方案中，较低层级金属互连结构780的图案可被选择成使得着落垫层级金属线结构788(其为定位在较低层级金属互连结构780的最顶部部分处的较低层级金属互连结构780的子集)可为随后要形成的直通存储器层级接触通孔结构提供着落垫结构。

参考图2，随后可形成第一材料层和第二材料层的竖直交替序列。每个第一材料层可包括第一材料，并且每个第二材料层可包括不同于第一材料的第二材料。在随后在第一材料层和第二材料层的竖直交替序列上方形成材料层的至少另一个竖直交替序列的实施方案中，竖直交替序列在本文被称为第一层竖直交替序列。第一层竖直交替序列的层级在本文被称为第一层层级，并且在第一层层级正上方随后要形成的竖直交替序列的层级在本文被称为第二层层级等等。

第一层竖直交替序列可包括作为第一材料层的第一绝缘层132和作为第二材料层的第一间隔物材料层142。在一个实施方案中，第一间隔物材料层可以是随后被导电层替换的牺牲材料层。在另一个实施方案中，第一间隔物材料层可以是随后不被其他层替换的导电层。虽然使用其中牺牲材料层被导电层替换的实施方案描述了本公开，本文明确设想了其中间隔物材料层形成为导电层(从而消除了执行替换过程的需要)的实施方案。

在一个实施方案中，第一材料层和第二材料层可以分别是第一绝缘层132和第一牺牲材料层142。在一个实施方案中，每个第一绝缘层132可包括第一绝缘材料，并且每个第一牺牲材料层142可包括第一牺牲材料。可在过程中源极层级材料层10'上方形成交替的多个第一绝缘层132和第一牺牲材料层142。如本文所用，“牺牲材料”是指在后续处理步骤期间被移除的材料。

如本文所用，第一元件和第二元件的竖直交替序列是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的端部元件的第一元件的每个实例在两侧上邻接第二元件的两个实例，并且不是交替的多个元件的端部元件的第二元件的每个实例在两个端部上邻接第一元件的两个实例。第一元件可在其中具有相同的厚度，或者可具有不同的厚度。第二元件可在其中具有相同的厚度，或者可具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。

第一层竖直交替序列(132,142)可包括由第一材料构成的第一绝缘层132和由第二材料构成的第一牺牲材料层142，该第二材料与第一材料不同。第一绝缘层132的第一材料可以是至少一种绝缘材料。可以用于第一绝缘层132的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或无掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，第一绝缘层132的第一材料可以是氧化硅。

第一牺牲材料层142的第二材料可以是牺牲材料，其可对于第一绝缘层132的第一材料选择性地被移除。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。

第一牺牲材料层142可以包括绝缘材料、半导体材料或导电材料。随后可以用导电电极替换第一牺牲材料层142的第二材料，导电电极可以用作例如竖直NAND器件的控制栅电极。在一个实施方案中，第一牺牲材料层142可以是包含氮化硅的材料层。

在一个实施方案中，第一绝缘层132可以包括氧化硅，并且牺牲材料层可以包括氮化硅牺牲材料层。可以例如通过化学气相沉积(CVD)来沉积第一绝缘层132的第一材料。例如，如果将氧化硅用于第一绝缘层132，则可以使用原硅酸四乙酯(TEOS)作为CVD工艺的前体材料。可以形成第一牺牲材料层142的第二材料，例如，通过CVD或原子层沉积(ALD)。

第一绝缘层132和第一牺牲材料层142的厚度可以在20nm至50nm的范围内，但是对于每个第一绝缘层132和每个第一牺牲材料层142可以使用更小和更大的厚度。第一绝缘层132和第一牺牲材料层142对的重复次数可以在2至1,024的范围内，并且典型地在8至256的范围内，但是也可以使用更多的重复次数。在一个实施方案中，第一层竖直交替序列(132,142)中的每个第一牺牲材料层142可具有在每个相应的第一牺牲材料层142内基本上不变的均匀厚度。

第一绝缘帽盖层170可随后形成在第一竖直交替序列(132,142)上方。第一绝缘帽盖层170可包含介电材料，该介电材料可以是可以用于第一绝缘层132的任何介电材料。在一个实施方案中，第一绝缘帽盖层170可包含与第一绝缘层132相同的介电材料。第一绝缘帽盖层170的厚度可以在20nm至300nm的范围内，但是也可以使用更小和更大的厚度。

参考图3，可对第一绝缘帽盖层170和第一层竖直交替序列(132,142)进行图案化以在楼梯区200中形成第一阶梯式表面。楼梯区200可以包括相应的第一阶梯式区域和第二阶梯式区域，在第一阶梯式区域中，形成第一阶梯式表面，在第二阶梯式区域中，随后在第二层结构(其随后形成在第一层结构上方)和/或附加层结构中形成附加阶梯式表面。可例如通过形成其中具有开口的掩模层(未示出)、在第一绝缘帽盖层170的层级内蚀刻出腔体并迭代地扩展蚀刻区域，并且通过蚀刻定位在蚀刻区域内的蚀刻腔体的底表面正下方的每个第一绝缘层132和第一牺牲材料层142对而使腔体竖直地凹陷，形成第一阶梯式表面。在一个实施方案中，第一牺牲材料层142的顶表面可以在第一阶梯式表面处物理地暴露。覆盖在第一阶梯式表面上面的腔体在本文中称为第一阶梯式腔体。

可以沉积介电填充材料(诸如未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃)以填充第一阶梯式腔体。可以从包括第一绝缘帽盖层170的顶表面的水平平面上方移除介电填充材料的多余部分。介电填充材料的填充覆盖在第一阶梯式表面上的区的剩余部分构成第一后向阶梯式介电材料部分165。如本文所用，“后向阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶表面的竖直距离而单调地增加的水平横截面积的元件。第一层竖直交替序列(132,142)和第一后向阶梯式介电材料部分165共同构成第一层结构，该第一层结构是随后被修改的过程中结构。

层间介电层180可以任选地沉积在第一层结构(132,142,170,165)上方。层间介电层180可包含介电材料，诸如氧化硅。在一个实施方案中，层间介电层180可以包含掺杂硅酸盐玻璃，该掺杂硅酸盐玻璃具有比第一绝缘层132(其可能包含未掺杂硅酸盐玻璃)的材料更大的蚀刻速率。例如，层间介电层180可以包含磷硅酸盐玻璃。层间介电层180的厚度可以在30nm至300nm的范围内，但是也可以使用更小和更大的厚度。

参考图4A和图4B，各种第一层开口(149,129)可以形成为穿过层间介电层180和第一层结构(132,142,170,165)并且进入过程中源极层级材料层10'。可以在层间介电层180上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以形成穿过其中的各种开口。光致抗蚀剂层中的开口的图案可以通过第一各向异性蚀刻工艺传递穿过层间介电层180和第一层结构(132,142,170,165)并且进入过程中源极层级材料层10'，以同时(即，在第一各向同性蚀刻工艺期间)形成各种第一层开口(149,129)。各种第一层开口(149,129)可以包括第一层存储器开口149和第一层支撑开口129。在图4B中以虚线示出第一竖直交替序列(132,142)中的阶梯S的位置。

第一层存储器开口149可以是穿过第一竖直交替序列(132,142)内的每个层在存储器阵列区100中形成的开口，并且随后用于在其中形成存储器堆叠结构。第一层存储器开口149可以形成为沿着第二水平方向hd2横向间隔开的第一层存储器开口149的集群。第一层存储器开口149的每个集群可以形成为第一层存储器开口149的二维阵列。

第一层支撑开口129可以是形成在楼梯区200中，并且随后用于形成支撑柱结构的开口。可以穿过第一阶梯式表面的相应的水平表面形成穿过第一后向阶梯式介电材料部分165形成的第一层支撑开口129的子集。

在一个实施方案中，第一各向异性蚀刻工艺可包括初始步骤，其中第一层竖直交替序列(132,142)的材料与第一后向阶梯式介电材料部分165的材料同时蚀刻。初始蚀刻步骤的化学物质可交替以优化第一层竖直交替序列(132,142)中的第一材料和第二材料的蚀刻，同时提供与第一后向阶梯式介电材料部分165的材料相当的平均蚀刻速率。第一各向异性蚀刻工艺可以使用例如一系列反应离子蚀刻工艺或单个反应蚀刻工艺(例如，CF

在蚀刻穿过竖直交替序列(132,142)和第一后向阶梯式介电材料部分165之后，可选择第一各向异性蚀刻工艺的终端部分的化学物质以蚀刻穿过过程中源极层级材料层10'。第一各向异性蚀刻工艺的终端部分可包含用于蚀刻过程中源极层级材料层10'的各种半导体材料的至少一种蚀刻化学物质。在一个实施方案中，第一各向异性蚀刻工艺的终端部分可蚀刻穿过源极选择层级导电层118、较高源极层级绝缘衬垫117和较高源极层级牺牲层106。蚀刻停止牺牲衬垫105可用作蚀刻停止层。各向异性蚀刻工艺可在蚀刻停止牺牲衬垫105上停止，或者可在较低源极层级牺牲层104的中间停止。随后可以例如通过灰化移除光致抗蚀剂层。

任选地，第一层存储器开口149和第一层支撑开口129在层间介电层180的层级处的部分可通过各向同性蚀刻来横向扩展。在这种情况下，层间介电层180可以包含在稀氢氟酸中具有比第一绝缘层132(其可能包括未掺杂硅酸盐玻璃)更大蚀刻速率的介电材料(诸如硼硅酸盐玻璃)。可使用各向同性蚀刻(诸如使用了HF的湿法蚀刻)来在层间介电层180的层级处扩展第一层存储器开口149的横向尺寸。可任选地加宽第一层存储器开口149的定位在层间介电层180的层级处的部分，以便为随后将穿过第二层竖直交替序列形成(随后在形成第二层存储器开口之前形成)的第二层存储器开口提供更大的着落垫。

参考图5，可以在各种第一层开口(149,129)中形成牺牲第一层开口填充部分(148,128)。例如，可在第一层开口(149,129)中的每一者中同时沉积牺牲第一层填充材料。牺牲第一层填充材料可包括可对于第一绝缘层132和第一牺牲材料层142的材料随后选择性地被移除的材料。

在一个实施方案中，牺牲第一层填充材料可以包括半导体材料，诸如硅(例如，a-Si或多晶硅)、硅锗合金、锗、III-V族化合物半导体材料或它们的组合。任选地，可以在沉积牺牲第一层填充材料之前使用薄的蚀刻停止衬垫(诸如厚度在1nm至3nm范围内的氧化硅层或氮化硅层)。可以通过非保形沉积或保形沉积方法形成牺牲第一层填充材料。

在另一个实施方案中，牺牲第一层填充材料可以包括氧化硅材料，该氧化硅材料具有比第一绝缘层132、第一绝缘帽盖层170和层间介电层180的材料更高的蚀刻速率。例如，牺牲第一层填充材料可以包括硼硅酸盐玻璃或者多孔或无孔有机硅酸盐玻璃，其具有比100:1稀释的氢氟酸中的致密TEOS氧化物(即，通过在化学气相沉积工艺中分解原硅酸四乙酯玻璃并且随后在退火工艺中致密化而形成的氧化硅材料)的蚀刻速率高至少100倍的蚀刻速率。在这种情况下，可以在沉积牺牲第一层填充材料之前使用薄的蚀刻停止衬垫(诸如厚度在1nm至3nm范围内的氮化硅层)。可以通过非保形沉积或保形沉积方法形成牺牲第一层填充材料。

在又一个实施方案中，牺牲第一层填充材料可包括随后可通过灰化移除的非晶硅或含碳材料(诸如非晶碳或类金刚石碳)，或者可对于第一层竖直交替序列(132,142)的材料随后选择性地被移除的硅基聚合物。

可从第一层竖直交替序列(132,142)的最顶部层上方，诸如从层间介电层180上方移除沉积的牺牲材料的各部分。例如，牺牲第一层填充材料可使用平面化工艺凹陷到层间介电层180的顶表面。平面化工艺可以包括凹陷蚀刻、化学机械平面化(CMP)或它们的组合。层间介电层180的顶表面可以用作蚀刻停止层或平面化停止层。

牺牲第一层填充材料的剩余部分包括牺牲第一层开口填充部分(148,128)。具体地，第一层存储器开口149中的牺牲材料的每个剩余部分构成牺牲第一层存储器开口填充部分148。第一层支撑开口129中的牺牲材料的每个剩余部分构成牺牲第一层支撑开口填充部分128。各种牺牲第一层开口填充部分(148,128)可同时形成，即在同一组工艺期间形成，包括沉积工艺和平面化工艺，该沉积工艺沉积牺牲第一层填充材料，该平面化工艺从第一层竖直交替序列(132,142)上方(诸如从层间介电层180的顶表面上方)移除第一层沉积工艺。牺牲第一层开口填充部分(148,128)的顶表面可与层间介电层180的顶表面共面。牺牲第一层开口填充部分(148,128)中的每一者可以或可以不包括其中的腔体。

参考图6，可以在第一层结构(132,142,170,148)上方形成第二层结构。第二层结构可包括绝缘层和间隔物材料层的附加竖直交替序列，这些间隔物材料层可以是牺牲材料层。例如，随后可在第一竖直交替序列(132,142)的顶表面上形成材料层的第二竖直交替序列(232,242)。第二竖直交替序列(232,242)包括交替的多个第三材料层和第四材料层。每个第三材料层可包括第三材料，并且每个第四材料层可包括与第三材料不同的第四材料。在一个实施方案中，第三材料可以与第一绝缘层132的第一材料相同，并且第四材料可以与第一牺牲材料层142的第二材料相同。

在一个实施方案中，第三材料层可以是第二绝缘层232，并且第四材料层可以是在每个竖直相邻的第二绝缘层232对之间提供竖直间距的第二间隔物材料层。在一个实施方案中，第三材料层和第四材料层可以分别是第二绝缘层232和第二牺牲材料层242。第二绝缘层232的第三材料可以是至少一种绝缘材料。第二牺牲材料层242的第四材料可以是牺牲材料，其可以对于第二绝缘层232的第三材料选择性地被移除。第二牺牲材料层242可以包括绝缘材料、半导体材料或导电材料。随后可以用导电电极替换第二牺牲材料层242的第四材料，导电电极可以用作例如竖直NAND器件的控制栅电极。

在一个实施方案中，每个第二绝缘层232可以包括第二绝缘材料，并且每个第二牺牲材料层242可以包括第二牺牲材料。在这种情况下，第二竖直交替序列(232,242)可包括交替的多个第二绝缘层232和第二牺牲材料层242。可以例如通过化学气相沉积(CVD)来沉积第二绝缘层232的第三材料。可以形成第二牺牲材料层242的第四材料，例如，通过CVD或原子层沉积(ALD)。

第二绝缘层232的第三材料可以是至少一种绝缘材料。可以用于第二绝缘层232的绝缘材料可以是可以用于第一绝缘层132的任何材料。第二牺牲材料层242的第四材料是牺牲材料，其可以对于第二绝缘层232的第三材料选择性地被移除。可以用于第二牺牲材料层242的牺牲材料可以是可以用于第一牺牲材料层142的任何材料。在一个实施方案中，第二绝缘材料可以与第一绝缘材料相同，并且第二牺牲材料可以与第一牺牲材料相同。

第二绝缘层232和第二牺牲材料层242的厚度可以在20nm至50nm的范围内，但是对于每个第二绝缘层232和每个第二牺牲材料层242可以使用更小和更大的厚度。第二绝缘层232和第二牺牲材料层242对的重复次数可以在2至1,024的范围内，并且典型地在8至256的范围内，但是也可以使用更多的重复次数。在一个实施方案中，第二竖直交替序列(232,242)中的每个第二牺牲材料层242可具有均匀厚度，该均匀厚度在每个相应第二牺牲材料层242内基本上不变。

第二阶梯式区域中的第二阶梯式表面可以使用与用于形成第一阶梯式区域中的第一阶梯式表面的处理步骤相同的一组处理步骤而在楼梯区200中形成，其中对至少一个掩模层的图案进行了适当的调整。可以在楼梯区200中的第二阶梯式表面上方形成第二后向阶梯式介电材料部分265。

随后可在第二竖直交替序列(232,242)上方形成第二绝缘帽盖层270。第二绝缘帽盖层270可包含与第二牺牲材料层242的材料不同的介电材料。在一个实施方案中，第二绝缘帽盖层270可以包含氧化硅。在一个实施方案中，第一牺牲材料层和第二牺牲材料层(142,242)可以包含氮化硅。

一般来讲，可在过程中源极层级材料层10'上方形成绝缘层(132,232)和间隔物材料层(诸如牺牲材料层(142,242))的至少一个竖直交替序列，并且可在至少一个竖直交替序列(132,142,232,242)上的楼梯区上方形成至少一个后向阶梯式介电材料部分(165,265)。

任选地，可穿过第二层竖直交替序列(232,242)的上部部分中的层的子集形成漏极选择层级隔离结构72。由漏极选择层级隔离结构72切割的第二牺牲材料层242对应于随后形成漏极选择层级导电层的层级。漏极选择层级隔离结构72可包含介电材料，诸如氧化硅。漏极选择层级隔离结构72可以沿着第一水平方向hd1横向延伸，并且可以沿着垂直于第一水平方向hd1的第二水平方向hd2横向间隔开。第二竖直交替序列(232,242)、第二后向阶梯式介电材料部分265、第二绝缘帽盖层270和任选的漏极选择层级隔离结构72的组合共同构成第二层结构(232,242,265,270,72)。

参考图7A和图7B，可以穿过第二层结构(232,242,265,270,72)形成各种第二层开口(249,229)。可以在第二绝缘帽盖层270上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以形成穿过其的各种开口。开口的图案可以与各种第一层开口(149,129)的图案相同，其与牺牲第一层开口填充部分(148,128)相同。因此，可以使用用于图案化第一层开口(149,129)的光刻掩模来图案化光致抗蚀剂层。

光致抗蚀剂层中的开口的图案可以通过第二各向异性蚀刻工艺传递穿过第二层结构(232,242,265,270,72)，以同时(即，在第二各向异性蚀刻工艺期间)形成各种第二层开口(249,229)。各种第二层开口(249,229)可以包括第二层存储器开口249和第二层支撑开口229。

第二层存储器开口249可直接形成在牺牲第一层存储器开口填充部分148中的相应一者的顶表面上。第二层支撑开口229可直接形成在牺牲第一层支撑开口填充部分128中的相应一者的顶表面上。另外，每个第二层支撑开口229可形成为穿过第二阶梯式表面内的水平表面，这些第二阶梯式表面包括第二竖直交替序列(232,242)与第二后向阶梯式介电材料部分265之间的面间表面。在图7B中以虚线示出第一层竖直交替序列(132,142)和第二层竖直交替序列(232,242)中的阶梯S的位置。

第二各向异性蚀刻工艺可包括蚀刻步骤，其中第二竖直交替序列(232,242)的材料与第二后向阶梯式介电材料部分265的材料同时蚀刻。蚀刻步骤的化学物质可交替以优化第二层竖直交替序列(232,242)中的材料的蚀刻，同时提供与第二后向阶梯式介电材料部分265的材料相当的平均蚀刻速率。第二各向异性蚀刻工艺可以使用例如一系列反应离子蚀刻工艺或单个反应蚀刻工艺(例如，CF

参考图8，可以使用蚀刻工艺移除牺牲第一层开口填充部分(148,128)的牺牲第一层填充材料，该蚀刻工艺对于第一和第二绝缘层(132,232)、第一和第二牺牲材料层(142,242)、第一和第二绝缘帽盖层(170,270)以及层间介电层180的材料选择性地蚀刻牺牲第一层填充材料。在第二层存储器开口249和从中移除牺牲第一层存储器开口填充部分148的体积的每个组合中形成存储器开口49(也称为层间存储器开口49)。在第二层支撑开口229和从其移除牺牲第一层支撑开口填充部分128的体积的每个组合中形成支撑开口19(也称为层间支撑开口19)。

图9A至图9D提供了在形成存储器开口填充结构期间的存储器开口49的顺序剖面图。在存储器开口49和支撑开口19的每一者中发生相同的结构变化。

参考图9A，示出了图8的第一示例性器件结构中的存储器开口49。存储器开口49延伸穿过第一层结构和第二层结构。

参考图9B，可以在存储器开口49中顺序地沉积包括阻挡介电层52、电荷存储层54、隧穿介电层56和半导体沟道材料层60L的层堆叠。阻挡介电层52可以包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可以包括介电金属氧化物层，其基本上由介电金属氧化物组成。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可以包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。介电金属氧化物层的厚度可以在1nm至20nm的范围内，但是也可以使用更小和更大的厚度。随后，介电金属氧化物层可以用作介电材料部分，其阻挡所存储的电荷泄漏到控制栅极电极。在一个实施方案中，阻挡介电层52包括氧化铝。另选地或除此之外，阻挡介电层52可包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或其组合。

随后，可形成电荷存储层54。在一个实施方案中，电荷存储层54可以是包括介电电荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的分立部分。另选地，电荷存储层54可包含导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化的分立部分，该导电材料例如通过在横向凹陷部内形成为牺牲材料层(142,242)而被图案化成多个电隔离部分(例如，无源栅)。在一个实施方案中，电荷存储层54包括氮化硅层。在一个实施方案中，牺牲材料层(142,242)和绝缘层(132,232)可以具有竖直重合的侧壁，并且电荷存储层54可以形成为单个连续层。另选地，牺牲材料层(142,242)可以相对于绝缘层(132,232)的侧壁横向地凹陷，并且可以使用沉积工艺和各向异性蚀刻工艺的组合来形成电荷存储层54作为竖直地间隔开的多个存储器材料部分。电荷存储层54的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。

隧穿介电层56包括介电材料，可以在合适电偏压条件下穿过该介电材料来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维NAND串存储器器件的操作模式。隧穿介电层56可以包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或其组合。在一个实施方案中，隧穿介电层56可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ONO堆叠。在一个实施方案中，隧穿介电层56可以包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。阻挡介电层52、电荷存储层54和隧穿介电层56的堆叠构成存储存储位的存储器膜50。

半导体沟道材料层60L可包含p掺杂半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，半导体沟道材料层60L可具有均匀的掺杂。在一个实施方案中，半导体沟道材料层60L具有p型掺杂，其中p型掺杂剂(诸如硼原子)以1.0×10

参考图9C，在每个存储器开口中的腔体49'未被半导体沟道材料层60L完全填充的情况下，可将介电芯层沉积在腔体49'中以填充每个存储器开口内的腔体49'的任何剩余部分。介电芯层包括介电材料，诸如氧化硅或有机硅酸盐玻璃。介电芯层可以通过保形沉积方法(诸如低压化学气相沉积(LPCVD))沉积，或通过自平面化沉积工艺(诸如旋涂)沉积。覆盖在第二绝缘帽盖层270上的介电芯层的水平部分可例如通过凹陷蚀刻移除。凹陷蚀刻继续，直到介电芯层的剩余部分的顶表面凹陷到第二绝缘帽盖层270的顶表面与第二绝缘帽盖层270的底表面之间的高度。介电芯层的每个剩余部分构成介电芯62。

参考图9D，可在覆盖在介电芯62上面的腔体中沉积具有第二导电类型的掺杂的掺杂半导体材料。第二导电类型与第一导电类型相反。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。可以通过平面化工艺诸如化学机械平面化(CMP)工艺移除覆盖在水平平面(其包括第二绝缘帽盖层270的顶表面)上面的沉积的掺杂半导体材料、半导体沟道材料层60L、隧穿介电层56、电荷存储层54和阻挡介电层52的各部分。

第二导电类型的掺杂半导体材料的每个剩余部分构成漏极区63。漏极区63中的掺杂剂浓度可以在5.0×10

半导体沟道层60L的每个剩余部分都构成竖直半导体沟道60，当包括竖直半导体沟道60的竖直NAND器件接通时，电流可以流过该竖直半导体沟道。隧穿介电层56被电荷存储层54包围，并且横向围绕竖直半导体沟道60。每组邻接的阻挡介电层52、电荷存储层54和隧穿介电层56共同构成存储器膜50，存储器膜可以以宏观保留时间存储电荷。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡介电层52，并且可以在形成背侧凹陷部之后随后形成阻挡介电层。如本文所用，宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。

存储器开口49内的存储器膜50和竖直半导体沟道60(其为竖直半导体沟道)的每个组合构成存储器堆叠结构55。存储器堆叠结构55是竖直半导体沟道60、隧穿介电层56、包括电荷存储层54的各部分的多个存储器元件以及任选的阻挡介电层52的组合。存储器开口49内的存储器堆叠结构55、介电芯62和漏极区63的每个组合构成存储器开口填充结构58。过程中源极层级材料层10'、第一层结构(132,142,170,165)、第二层结构(232,242,270,265,72)、层间介电层180和存储器开口填充结构58共同构成存储器层级组件。

参考图10A至图10G，示出了在形成存储器开口填充结构58之后的第一示例性结构。在形成存储器开口填充结构58的同时在支撑开口19中形成复合支撑柱结构20。每个复合支撑柱结构20可具有与存储器开口填充结构58相同的一组部件。

一般来讲，过程中绝缘层(132,232)和过程中牺牲材料层(142,242)的至少一个竖直交替序列形成在半导体材料层(诸如较低源极层级半导体层112)上方。存储器堆叠结构55可穿过存储器阵列区100中的竖直交替序列{(132,142)，(232,242)}形成。复合支撑柱结构20可竖直地延伸穿过楼梯区200、接触接片区400中以及任选地外围区300中的竖直交替序列{(132,142)，(232,242)}。此外，一些复合支撑柱结构20可形成在存储器阵列区100中与楼梯区200的区域相邻的区域中、与接触接片区400的区域相邻的区域中、或与其中随后形成横向起伏的背侧沟槽的区域相邻的区域中。在一个实施方案中，接触接片区400可不含任何存储器堆叠结构55。

存储器阵列区100中的存储器开口填充结构58的集群可沿着第二水平方向hd2横向地间隔开。在一个实施方案中，存储器开口填充结构58的相邻集群之间的间隙可具有沿着第二水平方向hd2的横向起伏宽度，该横向起伏宽度沿着第一水平方向hd1变化。如图10C所示，存储器开口填充结构58的相邻集群之间的间隙的每个隆突区可具有大致圆形区域或大致椭圆形区域。存储器开口填充结构58的集群的相邻对之间的每个间隙可沿着存储器阵列区100内的第一水平方向hd1横向地延伸，并且任选地延伸到一个或多个接触接片区400中和/或延伸到至少一个楼梯区200中。为简单起见，图10E中示出未图10C的存储器开口填充结构58。

楼梯区200和/或接触接片区400中的每一者可包括复合支撑柱结构20，该复合支撑柱结构包括与存储器开口填充结构58相同的一组材料部分。另选地或除此之外，楼梯区200和/或接触接片区400中的每一者可包括介电支撑柱结构120，作为复合支撑柱结构20的替代或补充。介电支撑柱结构120和/或复合支撑柱结构20可具有相应的圆形水平横截面形状和/或相应的椭圆形水平横截面形状。介电支撑柱结构120(如果使用的话)可通过用至少一种介电材料(诸如氧化硅)填充支撑开口19来形成。因此，介电支撑柱结构120可基本上由至少一种介电材料组成。在这种情况下，牺牲填充材料可在图7A和图7B的处理步骤之后沉积在存储器开口49和支撑开口19中，并且可使用图案化掩模层和蚀刻牺牲填充材料的选择性蚀刻步骤从选自存储器开口49和支撑开口19的一组开口移除牺牲填充材料，而不从另一组开口移除牺牲填充材料。在选择性蚀刻步骤期间从存储器开口49移除牺牲填充材料的情况下，可在存储器开口49中形成存储器开口填充结构58，并且随后可移除支撑开口19中的牺牲填充材料以用介电支撑柱结构120替换。在选择性蚀刻步骤期间从支撑开口19移除牺牲填充材料的情况下，可在支撑开口中形成介电支撑柱结构120，并且随后可用存储器开口填充结构58替换存储器开口49中的牺牲材料。

在一些实施方案中，可使用复合支撑柱结构20，作为介电支撑柱结构120的补充或替代。在这种情况下，可在形成存储器开口填充结构58的同时形成复合支撑柱结构20。一般来讲，支撑柱结构(20,120)可包括与存储器开口填充结构58相同的一组材料部分，或者可由至少一种介电材料组成。在使用复合支撑柱结构20的情况下，复合支撑柱结构20可以是非电活性的。如本文所用，如果元件不作为导电电路径的一部分使电流流过其中、不将电荷存储在其中作为电容器并且不用作电感器，则该元件是非电活性的。

图10A至图10F的各种构型可并行使用，或者可选择性地使用而不使用图10A至图10F的至少一种构型。例如，图10C至图10E所示的存储器阵列区100中的存储器开口填充结构58的集群的相邻对之间的横向起伏间隙的特征可与图10F和图10G所示的接触接片区400中的支撑柱结构(20和/或120)之间的横向起伏间隙的特征结合使用或代替该特征使用。同样，图10F和图10G所示的接触接片区400中的支撑柱结构(20和/或120)之间的横向起伏间隙的特征可与图10C至图10E所示的存储器阵列区100中的存储器开口填充结构58的集群的相邻对之间的横向起伏间隙的特征结合使用或代替该特征使用。虽然复合支撑柱结构20在图10A和图10B中示出并且介电支撑柱结构120在图10F中示出，但应当理解，可修改示例性结构的布局以在楼梯区200、接触接片区400、存储器阵列区100的各段和/或外围区300中的任一者中使用复合支撑柱结构20和/或介电支撑柱结构120。

参考图11A至图11H，可在第二层结构(232,242,270,265,72)上方形成第一接触层级介电层280。第一接触层级介电层280包含介电材料诸如氧化硅，并且可以通过保形或非保形沉积工艺形成。例如，第一接触层级介电层280可以包含未掺杂硅酸盐玻璃，并且可以具有在100nm至600nm的范围内的厚度，但是也可以使用更小和更大的厚度。

可在第一接触层级介电层280上方施加光致抗蚀剂层(未示出)，并且可对其进行光刻图案化以在其中不存在存储器开口填充结构58和支撑柱结构(20,120)的区域内形成开口。光致抗蚀剂层中的开口可包括沿着具有横向宽度调制的水平方向横向地延伸的细长开口和分立开口。细长开口的子集可例如沿着第一水平方向hd1横向地延伸，在其中存储器开口填充结构58在存储器阵列区100中横向间隔开的区域中(例如，如图11C)所示和/或在其中支撑柱结构(20,120)在接触接片区400中横向间隔开的区域中具有隆突部分。任选地，细长开口的另一子集可沿着相应的水平方向以相应的均匀宽度横向延伸，即无任何隆突区。此外，光致抗蚀剂层中的开口可包括形成在外围区300中的分立开口。光致抗蚀剂层中的分立开口可具有圆形或椭圆形水平横截面形状，并且可覆盖在后向阶梯式介电材料部分(165,265)上面。

执行各向异性蚀刻工艺以将开口的图案转移穿过绝缘层(132,232)和牺牲材料层(142,242)的竖直交替序列，并且穿过后向阶梯式介电材料部分(165,265)并进入过程中源级层级材料层10'。细长开口的图案可转移穿过竖直交替序列{(132,142)，(232,242)}和后向阶梯式介电材料部分(165,265)以形成背侧沟槽79。分立开口的图案可转移穿过竖直交替序列{(132,142)，(232,242)}(如图11H所示)、穿过后向阶梯式介电材料部分(165,265)和/或穿过其他隔离介电材料部分以形成分立通孔腔体385。

背侧沟槽79可包括横向起伏的背侧沟槽79U，该横向起伏的背侧沟槽沿着第一水平方向hd1横向延伸穿过竖直交替序{(132,142)，(232,242)}。每个横向起伏的背侧沟槽79U包括直沟槽段79S和具有可变沟槽宽度的至少一个隆突沟槽段79B。在一个实施方案中，横向起伏的背侧沟槽中的每一者包括具有均匀沟槽宽度的直沟槽段79S和具有大于均匀沟槽宽度的可变沟槽宽度的隆突沟槽段79B的横向交替序列。任选地，背侧沟槽79可包括始终具有均匀宽度的直沟槽79T。直沟槽79T可延伸穿过存储器阵列区100和/或穿过楼梯区200和/或穿过接触接片区400。

绝缘层(132,232)和牺牲材料层(142,242)的竖直交替序列可由背侧沟槽79分成多个分立的剩余部分。来自绝缘层(132,232)和牺牲材料层(142,242)的竖直交替序列的每组剩余材料部分构成绝缘层(132,232)和牺牲材料层(142,242)的交替堆叠。交替堆叠{(132,232)，(142,242)}内的每个绝缘层(132,232)是竖直交替序列的相应绝缘层(132,232)的图案化剩余部分，并且交替堆叠{(132,232)，(142,242)}内的每个牺牲材料层(142,242)是相应牺牲材料层(142,242)的图案化剩余部分。一般来讲，竖直交替序列的剩余部分包括绝缘层(132,232)和牺牲材料层(142,242)的多个交替堆叠。在一个实施方案中，分立通孔腔体385可形成在外围区300中。在一个实施方案中，外围区300可不含横向起伏的背侧沟槽79。

可形成多个交替堆叠{(132,232)，(142,242)}。在一个实施方案中，在存储器阵列区100内在第一绝缘层(132,232)和第一牺牲材料层(142,242)的第一交替堆叠与第二绝缘层(132,232)和第二牺牲材料层(142,242)的第二交替堆叠之间形成横向起伏的线沟槽79的子集。第一绝缘层和第二绝缘层可以是绝缘层(132,232)的子集，并且第一牺牲材料层和第二牺牲材料层可以是牺牲材料层(142,242)的子集。存储器堆叠结构55的子集可竖直延伸穿过第一交替堆叠和第二交替堆叠。多个交替堆叠{(132,232)，(142,242)}中的至少一个和/或每个交替堆叠可横向延伸到接触接片区400中和/或楼梯区200中。另外，交替堆叠{(132,232)，(142,242)}的一部分可突出到外围区300的边缘部分中。支撑柱结构(20,120)可竖直延伸穿过多个交替堆叠{(132、232)，(142、242)}中的相应一者。在一个实施方案中，至少一个接触接片区400在其中不包括存储器堆叠结构55中的任一者。在一个实施方案中，接触接片区400可与存储器阵列区100横向间隔开，其中存储器堆叠结构55通过直沟槽79T延伸穿过交替堆叠中的附加一者，该直沟槽沿着第一水平方向hd1始终以均匀宽度延伸，例如，如图11D所示。

每个背侧沟槽79的侧壁可以是竖直且平面的，可以是锥形且平面的，或者可具有非线性竖直轮廓，诸如图11E和图11F所示的翘曲轮廓。在此类实施方案中，背侧沟槽79的侧壁的翘曲程度可取决于背侧沟槽79的局部宽度。在一个实施方案中，可选择形成背侧沟槽79的各向异性蚀刻工艺的蚀刻化学物质，使得各向异性蚀刻工艺对于半导体材料(诸如多晶硅)选择性地蚀刻绝缘层(132,232)和牺牲材料层(142,242)的材料。各向异性蚀刻工艺可附带地蚀刻到过程中源极层级材料层10'中的最顶部半导体层中，诸如任选的源极选择层级导电层118或较高源极层级牺牲层106。

根据本公开的一个实施方案，隆突沟槽段79B和直沟槽段79S可由于隆突沟槽段79B与直沟槽段79S之间的不同纵横比而形成有深度差。在这种情况下，各向异性蚀刻工艺的化学物质可被选择为对背侧沟槽79的纵横比敏感。具有低高宽比的背侧沟槽79的段(诸如隆突沟槽段79B)中的材料以比具有高高宽比的背侧沟槽79的段(诸如隆突沟槽段79S)中的材料更高的蚀刻速率蚀刻。例如，横向起伏的背侧沟槽79U的隆突沟槽段79B可延伸穿过源极选择层级导电层118的厚度的超过50％(诸如70％至100％)，并且横向起伏的背侧沟槽79U的直沟槽段79S可延伸穿过源极选择层级导电层118的厚度的少于20％(诸如少于10％)，如图11E和图11F所示。在一个实施方案中，每个分立通孔腔体385的横向尺寸(诸如长轴的直径)可被选择为沿着横向方向(诸如第二水平方向hd2)与隆突沟槽段79B的最大横向尺寸相当。在这种情况下，每个分立通孔腔体385的深度可与横向起伏的背侧沟槽79U的隆突沟槽段79B的深度相当。在一个实施方案中，着落垫层级金属线结构788的子集可位于隆突沟槽段79B和分立沟槽段中的相应一者的中心部分下方，如图11E和图11H所示。图11H示出了实施方案，其中

参考图12A至图12E和图13A，可执行各向异性蚀刻工艺以将背侧沟槽79和分立通孔腔体385延伸到相同深度。在一个实施方案中，较高源极层级绝缘衬垫117、较高源极层级牺牲层106和蚀刻停止牺牲衬垫105可顺序地用作蚀刻停止结构。例如，在背侧沟槽79和分立通孔腔体385穿过源极选择层级导电层118的竖直延伸期间，较高源极层级绝缘衬垫117可用作蚀刻停止结构，较高源极层级牺牲层106可在背侧沟槽79和分立通孔腔体385穿过较高源极层级绝缘衬垫117的竖直延伸期间用作蚀刻停止结构，并且蚀刻停止牺牲衬垫105可在背侧沟槽79和分立通孔腔体385穿过较高源极层级牺牲层106的竖直延伸期间用作蚀刻停止结构。较低源极层级牺牲层104的表面可在每个背侧沟槽79的底部处以及在延伸穿过相应交替堆叠{(132,232)，(142,242)}的每个分立通孔腔体385的底部处物理地暴露。任选地，可在外围区300中形成延伸穿过后向阶梯式介电材料部分(165,265)的附加分立通孔腔体385。

参考图13B，可在各向同性蚀刻过程中，将对于交替堆叠{(132,232)，(142,242)}、第一和第二绝缘帽盖层(170,270)、第一接触层级介电层280、较高源极层级绝缘衬垫117、较低源极层级绝缘衬垫113和任选的源极选择层级导电层118的材料选择性地蚀刻较低源极层级牺牲层104和较高源极层级牺牲层106的材料的蚀刻剂引入背侧沟槽中。例如，如果较低源极层级牺牲层104和较高源极层级牺牲层106包含未掺杂非晶硅或未掺杂非晶硅锗合金，并且如果较高源极层级绝缘衬垫117和较低源极层级绝缘衬垫113包含氧化硅，则使用热三甲基-2-羟乙基氢氧化铵(“热TMY”)或四甲基氢氧化铵(TMAH)的湿法蚀刻工艺可用于移除对于交替堆叠{(132,232)，(142,242)}、较高源极层级绝缘衬垫117和较低源极层级绝缘衬垫113选择性移除较低源极层级牺牲层104和较高源极层级牺牲层106。蚀刻停止牺牲衬垫105可足够薄，以在移除较高源极层级绝缘衬垫117和较低源极层级绝缘衬垫113期间被附带地移除。在移除较高源极层级绝缘衬垫117、蚀刻停止牺牲衬垫105和较低源极层级绝缘衬垫113的体积中形成源极腔体109。

湿法蚀刻化学物质诸如热TMY和TMAH对源极选择层级导电层118的掺杂半导体材料(诸如p掺杂半导体材料和/或n掺杂半导体材料)具有选择性。因此，在形成源极腔体109的湿法蚀刻工艺中使用选择性湿法蚀刻化学物质诸如热TMY和TMAH提供了大的工艺窗口以用于形成源极腔体109。存储器开口填充结构58中的每一者的底部部分都物理地暴露于源极腔体109。具体地，存储器开口填充结构58中的每一者都包括物理地暴露于源极腔体109的侧壁。在省略源极选择层级导电层118的情况下，可使用对于交替堆叠{(132,232)，(142,242)}、较高源极层级绝缘衬垫117和较低源极层级绝缘衬垫113的材料选择性地蚀刻较低源极层级牺牲层104和较高源极层级牺牲层106的半导体材料的任何各向同性蚀刻剂。

参考图13C，可将各向同性蚀刻剂(诸如湿蚀刻剂)的序列施加到存储器膜50的物理地暴露的部分，以从外部到内部顺序地蚀刻存储器膜50的各种部件层，并且在源极腔体109的层级处物理地暴露竖直半导体沟道60的圆柱形表面。可通过移除存储器膜50的位于源极腔体109的层级处的部分来使源极腔体109的体积膨胀。可例如通过灰化来移除光致抗蚀剂层。

参考图13D、图14A和图14B，具有第二导电类型的掺杂的半导体材料可沉积在竖直半导体沟道60的物理地暴露的半导体表面上的源极腔体109中。在一个实施方案中，可通过选择性半导体沉积工艺在竖直半导体沟道60的物理地暴露的半导体表面上沉积第二导电类型的掺杂半导体材料。在选择性半导体沉积工艺期间，半导体前体气体、蚀刻剂和掺杂剂气体可同时流入包括示例性结构的处理室中。例如，半导体前体气体可包括硅烷、二硅烷或二氯硅烷，蚀刻剂气体可包括气态氯化氢，并且掺杂剂气体可包括掺杂剂原子诸如磷化氢、砷化氢、锑化氢或乙硼烷的氢化物。在这种情况下，选择性半导体沉积工艺从源极腔体109周围的物理地暴露的半导体表面生长出具有第二导电类型的掺杂的掺杂半导体材料。

沉积的掺杂半导体材料形成源极半导体层114，该源极半导体层接触竖直半导体沟道60的侧壁。沉积的半导体材料中的第二导电类型的掺杂剂的原子浓度可在1.0×10

可选择选择性半导体沉积工艺的持续时间，使得源极腔体109填充有源极半导体层114。在一个实施方案中，可通过从围绕源极腔体109的半导体表面选择性地沉积具有第二导电类型的掺杂的掺杂半导体材料来形成源极半导体层114。在一个实施方案中，掺杂半导体材料可以包括掺杂多晶硅。因此，源极层级牺牲层(104,106)可被源极半导体层114替换。

包括较低源极层级半导体层112、较低源极层级绝缘衬垫113、源极半导体层114、较高源极层级绝缘衬垫117和任选的源极选择层级导电层118的层堆叠构成源极层级材料层10，其替换过程中源极层级材料层10'。

参考图15A，可通过保形沉积方法将介电衬垫174沉积在背侧沟槽79和分立通孔腔体385的侧壁上以及第一接触层级介电层280上方。介电衬垫174包含与牺牲材料层(142,242)的材料不同的介电材料。例如，牺牲材料层(142,242)可包含氮化硅，并且介电衬垫174可包含氧化硅或介电金属氧化物诸如氧化铝。介电衬垫174的厚度可在4nm至80nm，诸如8nm至40nm的范围内，但也可使用更小和更大的厚度。

参考图15B，光致抗蚀剂层177可被施加在示例性结构上方，并且可被光刻图案化以覆盖外围区300而不覆盖存储器阵列区100或接触接片区400。

参考图15C，可通过蚀刻工艺移除介电衬垫174的未掩蔽部分。例如，可使用湿法蚀刻工艺从存储器阵列区和接触接片区400移除介电衬垫174的未掩蔽部分。

参考图15D，可例如通过灰化来移除光致抗蚀剂层177。介电衬垫174可覆盖外围区300中的分立通孔腔体385中的每一者。在分立通孔腔体385内存在分立空隙385'。一般来讲，分立通孔腔体385的表面覆盖有介电衬垫174，而不覆盖背侧沟槽79的侧壁。

参考图16A至图16D，可执行氧化工艺以将半导体材料的物理地暴露的表面部分转换成介电半导体氧化物(122,124)。例如，源极半导体层114和源极选择层级导电层118的表面部分可转换成半导体氧化物部分122，并且源极选择层级导电层118的表面部分可转换成环形半导体氧化物间隔物124。

参考图17，牺牲材料层(142,242)可对于绝缘层(132,232)、第一和第二绝缘帽盖层(170,270)、第一接触层级介电层280以及源极半导体层114、半导体氧化物部分122和环形半导体氧化物间隔物124选择性地被移除。例如，可以例如使用各向同性蚀刻工艺，将相对于绝缘层(132,232)、第一和第二绝缘帽盖层(170,270)、后向阶梯式介电材料部分(165,265)的材料以及存储器膜50的最外层的材料，选择性地蚀刻牺牲材料层(142,242)的材料的蚀刻剂引入背侧沟槽79中。例如，牺牲材料层(142,242)可以包含氮化硅，绝缘层(132,232)、第一和第二绝缘帽盖层(170,270)、后向阶梯式介电材料部分(165,265)和存储器膜50的最外层的材料可以包括氧化硅材料。

各向同性蚀刻工艺可以是使用了湿蚀刻溶液的湿法蚀刻工艺，或者可以是其中蚀刻剂以气相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层(142,242)包含氮化硅，则蚀刻工艺可以是其中将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺对于氧化硅、硅和本领域中使用的各种其他材料选择性地蚀刻氮化硅。

可在从中移除牺牲材料层(142,242)的体积中形成背侧凹陷部(143,243)。背侧凹陷部(143,243)包括可形成在从中移除第一牺牲材料层142的体积中的第一背侧凹陷部143以及可形成在从中移除第二牺牲材料层242的体积中的第二背侧凹陷部243。背侧凹陷部(143,243)中的每一者可以是横向延伸腔体，其具有的横向尺寸大于腔体的竖直范围。换句话讲，背侧凹陷部(143,243)中的每一者的横向尺寸可以大于相应的背侧凹陷部(143,243)的高度。可以在从中移除牺牲材料层(142,242)的材料的体积中形成多个背侧凹陷部(143,243)。背侧凹陷部(143,243)中的每一者可以基本上平行于衬底半导体层9的顶表面延伸。背侧凹陷部(143,243)可以由下面的绝缘层(132,232)的顶表面和覆盖在上面的绝缘层(132,232)的底表面竖直地界定。在一个实施方案中，背侧凹陷部(143,243)中的每一者可以整个具有均匀高度。

介电衬垫174阻挡各向同性蚀刻工艺的蚀刻剂进入外围区300中的牺牲材料层(142,242)的部分。因此，绝缘层(132,232)和牺牲材料层(142,242)的交替堆叠存在于外围区300内。在一个实施方案中，牺牲材料层(142,242)包含介电材料诸如氮化硅，并且绝缘层(132,232)和牺牲材料层(142,242)的交替堆叠可以是绝缘层和介电间隔物层(142',242')的介电交替堆叠。介电间隔物层(142',242')包括作为第一牺牲材料层142的剩余部分的第一介电间隔物层142'和作为第二牺牲材料层242的剩余部分的第二介电间隔物层242'。

参考图18，背侧阻挡介电层(未示出)可任选地沉积在背侧凹陷部(143,243)和背侧沟槽79中以及第一接触层级介电层280上方。背侧阻挡介电层包含介电材料，诸如介电金属氧化物、氧化硅或它们的组合。例如，背侧阻挡介电层可以包含氧化铝。可以通过诸如原子层沉积或化学气相沉积的保形沉积工艺来形成背侧阻挡介电层。背侧阻挡介电层的厚度可以在1nm至20nm诸如2nm至10nm的范围内，但是也可以使用更小和更大的厚度。

可在多个背侧凹陷部(143,243)中、在背侧沟槽79的侧壁上以及在第一接触层级介电层280上方沉积至少一种导电材料。至少一种导电材料可以通过保形沉积方法来沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或它们的组合。至少一种导电材料可以包含元素金属、至少两种元素金属的金属间合金、至少一种元素金属的导电氮化物、导电金属氧化物、导电掺杂半导体材料、导电金属半导体合金诸如金属硅化物、它们的合金、以及它们的组合或堆叠。

在一个实施方案中，至少一种导电材料可以包括至少一种金属材料，即包含至少一种金属元素的导电材料。可以在背侧凹陷部(143,243)中沉积的非限制性示例性金属材料包含钨、氮化钨、钛、氮化钛、钽、氮化钽、钴和钌。例如，至少一种导电材料可以包括导电金属氮化物衬垫，该导电金属氮化物衬垫包含导电金属氮化物材料诸如TiN、TaN、WN或它们的组合，以及导电填充材料诸如W、Co、Ru、Mo、Cu或它们的组合。在一个实施方案中，用于填充背侧凹陷部(143,243)的至少一种导电材料可以是氮化钛层和钨填充材料的组合。

可以在背侧凹陷部(143,243)中通过沉积至少一种导电材料来形成导电层(146,246)。可以在多个第一背侧凹陷部143中形成多个第一导电层146，可以在多个第二背侧凹陷部243中形成多个第二导电层246，并且可以在每个背侧沟槽79的侧壁上和第一接触层级介电层280上方形成连续金属材料层(未示出)。第一导电层146和第二导电层246中的每一者可以包括相应的导电金属氮化物衬垫和相应的导电填充材料。因此，第一牺牲材料层和第二牺牲材料层(142,242)可以分别用第一导电层和第二导电层(146,246)替换。具体地，每个第一牺牲材料层142可以用背侧阻挡介电层的任选部分和第一导电层146替换，并且每个第二牺牲材料层242可以用背侧阻挡介电层的任选部分和第二导电层246替换。背侧腔体存在于每个背侧沟槽79的未填充有连续金属材料层的部分内。

可以从背侧沟槽79内部移除残余的导电材料。具体地，可以例如通过各向异性或各向同性蚀刻来从每个背侧沟槽79的侧壁以及从第一接触层级介电层280上方回蚀连续金属材料层的沉积的金属材料。第一背侧凹陷部中的沉积的金属材料的每个剩余部分构成第一导电层146。第二背侧凹陷部中的沉积的金属材料的每个剩余部分构成第二导电层246。第一导电材料层146和第二导电层的侧壁可物理地暴露于相应背侧沟槽79。背侧沟槽可具有弯曲侧壁对，该弯曲侧壁对沿着第一水平方向hd1具有周期性宽度变化。

因此，可用导电层(146,246)替换牺牲材料层(142,242)的与背侧沟槽79相邻的部分，而不改变牺牲材料层(142,242)的在介电衬垫174近侧的部分。每个导电层(146,246)可以是其中包括开口的导电片。穿过每个导电层(146,246)的开口的第一子集可以填充有存储器开口填充结构58。穿过每个导电层(146,246)的开口的第二子集可以填充有支撑柱结构20。由于第一阶梯式表面和第二阶梯式表面，每个导电层(146,246)可以具有比任何下面的导电层(146,246)更小的面积。由于第一阶梯式表面和第二阶梯式表面，每个导电层(146,246)可以具有比任何覆盖在上面的导电层(146,246)更大的面积。

存储器堆叠结构55中的每一者包括定位在导电层(146,246)的每个层级处的存储器元件的竖直堆叠。导电层(146,246)的子集可以包括用于存储器元件的字线。存储器层级组件定位在衬底半导体层9上方。存储器层级组件包括至少一个交替堆叠(132,146,232,246)和竖直延伸穿过至少一个交替堆叠(132,146,232,246)的存储器堆叠结构55。

参考图19，背侧沟槽79和分立通孔腔体385可通过执行各向异性蚀刻工艺而竖直延伸。可选择各向异性蚀刻工艺的化学物质以蚀刻穿过介电衬垫174和半导体氧化物部分122的水平部分，并且随后蚀刻穿过源极半导体层114、较低源极层级绝缘衬垫113和较低源极层级半导体层112的材料。在一个实施方案中，较低源极层级半导体层112可包含掺杂半导体材料，并且用于蚀刻源极半导体层114和较低源极层级半导体层112的各向异性蚀刻工艺的步骤的化学物质可对于第一接触层级介电层280的材料具有选择性，以使第一接触层级介电层280的附带蚀刻最小化。背侧沟槽79的隆突沟槽段79B和分立通孔腔体385可竖直延伸到相应下面的着落垫层级金属线结构788的顶表面。

参考图20A至图20C，第一介电间隔物部件层74A可通过保形沉积工艺沉积在背侧沟槽79中和分立通孔腔体385中。第一介电间隔物部件层74A是随后形成的介电间隔物层的部件层。第一介电间隔物部件层74A包含介电材料，诸如氧化硅。用于沉积第一介电间隔物部件层74A的保形沉积工艺可包括低压化学气相沉积(LPCVD)工艺。第一介电间隔物部件层74A可在背侧沟槽79中直接沉积在绝缘层(132,232)和导电层(146,246)的侧壁上、介电半导体氧化物间隔物(122,124)上以及较低源极层级半导体层112上，并且直接沉积在分立通孔腔体385中的介电衬垫174和较低源极层级半导体层112的侧壁上。用于形成第一介电间隔物部件层74A的沉积工艺可继续，直到第一介电间隔物部件层74A的竖直部分合并在横向起伏的背侧沟槽79U的直沟槽段79S中。

参考图21A至图21E，可沉积附加介电材料以形成第二介电间隔物部件层74B。在一个实施方案中，第二介电间隔物部件层74B可包含与第一介电间隔物部件层74A相同的材料，并且第二介电间隔物部件层74B可通过继续用于沉积第一介电间隔物部件层74A的沉积工艺来形成。另选地，第一介电间隔物部件层74A包含可回流的介电材料诸如硼硅酸盐玻璃或硼磷硅酸盐玻璃，并且可在沉积第二介电间隔物部件层74B之前执行回流工艺。在另一个实施方案中，第二介电间隔物部件层74B可包含与第一介电间隔物部件层74A的介电材料不同的介电材料。例如，第一介电间隔物部件层74A和第二介电间隔物部件层74B可包含具有不同掺杂剂类型或不同掺杂剂浓度的硅酸盐玻璃材料。第一介电间隔物部件层74A和第二介电间隔物部件层74B共同构成介电间隔物层74L。

可选择隆突沟槽段79B、直沟槽段79S和分立通孔腔体385的横向尺寸以及介电间隔物层74L的总厚度，使得介电间隔物层74L填充直沟槽段79S而不填充隆突沟槽段79B和分立通孔腔体385中的每一者的中心区。填充间隙腔体79'可存在于隆突沟槽段79B中的每一者内，并且分立空隙385'可存在于分立通孔腔体385中的每一者内。每个填充间隙腔体79'是在沉积介电间隔物层74L之后由横向起伏的背侧沟槽79U的隆突沟槽段79B中的未填充间隙形成的腔体。横向起伏的背侧沟槽79U内的填充间隙腔体79'的相邻对通过介电间隔物层74L的填充同一横向起伏的背侧沟槽79U内的直沟槽段79S的部分彼此横向间隔开。

参考图22A至图22C，可执行各向异性蚀刻工艺以从第一接触层级介电层280的顶表面上方以及在填充间隙腔体79'和分立空隙385'中的每一者的底部蚀刻介电间隔物层74L的水平部分。横向起伏的背侧沟槽79U中的介电间隔物层74L的每个剩余部分构成含腔体介电填充结构74。在各向异性蚀刻工艺之后保留在分立通孔腔体385中的介电间隔物层74L的每个部分构成管状介电间隔物374。可在各向异性蚀刻工艺期间移除介电间隔物层74L的位于隆突沟槽段79B和分立通孔腔体385中的未填充体积下方的水平部分以物理地暴露着落垫层级金属线结构788的顶表面。

一般来讲，可通过在横向起伏的背侧沟槽79U内保形地沉积介电间隔物层74L来在横向起伏的背侧沟槽79U中形成含腔体介电填充结构74。介电间隔物层74L完全填充直沟槽段79S中的每一者的至少上部部分并且覆盖隆突沟槽段79B中的每一者的侧壁，同时不填充隆突沟槽段79B中的每一者的中心部分以提供未填充体积，该未填充体积为填充间隙腔体79'。含腔体介电填充结构74中的每一者在横向起伏的背侧沟槽79U中的相应一者内在隆突沟槽段79B的每个区内包括填充间隙腔体79'(其为竖直延伸腔体)。

每个填充间隙腔体79'是从着落垫层级金属线结构788的顶表面延伸到第一接触层级介电层280的顶表面的竖直延伸腔体。填充间隙腔体79'中的每一者通过含腔体介电填充结构74的竖直延伸部分与相应隆突沟槽段79B的侧壁横向间隔开。在一个实施方案中，填充间隙腔体79'可由凹形半圆柱形侧壁79C对以及由具有相应凸形侧壁79V对的喙形横向突起部分对横向界定。

参考图23A至图23I，至少一种导电材料可通过保形沉积方法直接在着落垫层级金属线结构788的物理地暴露的顶表面上沉积在填充间隙腔体79'中和分立空隙385'中。至少一种导电材料可包括金属氮化物衬垫材料诸如TiN、TaN和/或WN，以及金属填充材料和/或掺杂半导体填充材料诸如钨、钼、铜、掺杂多晶硅和/或它们的组合。可通过诸如凹陷蚀刻或化学机械平面化(CMP)工艺的平面化工艺从包括第一接触层级介电层280的顶表面的水平平面上方移除至少一种导电材料的多余部分。

第一接触通孔结构76和第二接触通孔结构386可分别形成在横向起伏的背侧沟槽79U的未填充体积和分立通孔腔体385的未填充体积内。填充填充间隙腔体79'(即，竖直延伸腔体)的至少一种导电材料的每个剩余部分构成第一接触通孔结构76。填充分立空隙385’的至少一种导电材料的每个剩余部分构成第二接触通孔结构386。第一接触通孔结构76形成在含腔体介电填充结构74的竖直延伸腔体(即，填充间隙腔体79')内，并且延伸穿过源极层级材料层10(诸如源极半导体层114)内的半导体材料层。第一接触通孔结构76中的至少一个和/或全部可包括凸形半圆柱形侧壁76V对，该凸形半圆柱形侧壁对由具有相应凹形侧壁76C对的喙形横向突起部分对邻接。在一个实施方案中，第一接触通孔结构76可以是眼形的(例如，具有类似于眼睛的水平横截面形状)。第二接触通孔结构386可包括相应的圆柱形侧壁，该相应的圆柱形侧壁具有从较低层级金属互连结构780延伸到第一接触层级介电层280的顶表面的直的竖直轮廓。第一和第二接触通孔结构(76,386)可形成在较低层级金属互连结构780中的相应一者的顶表面上。

第一接触通孔结构76的子集可形成在存储器阵列区100内在第一绝缘层(132,232)和第一导电层(146,246)的第一交替堆叠与第二绝缘层(132,232)和第二导电层(146,246)的第二交替堆叠之间。第一绝缘层(132,232)和第二绝缘层(132,232)可以是绝缘层(132,232)的子集。第一导电层(146,246)和第二导电层(146,246)可以是导电层(146,246)的子集。存储器堆叠结构55的子集竖直延伸穿过第一交替堆叠和第二交替堆叠。

在一个实施方案中，第一接触通孔结构76的子集可形成在接触接片区400内，该接触接片区包括相应绝缘层(132,232)和相应导电层(146,246)的至少两个交替堆叠{(132,232)，(146,246)}。支撑柱结构(20,120)竖直延伸穿过交替堆叠{(132,232)，(146,246)}中的每一者。在一个实施方案中，接触接片区400在其中不包括存储器堆叠结构55中的任一者，并且可被存储器阵列区100围绕。在一个实施方案中，支撑柱结构(20,120)中的每一者可由至少一种介电材料组成或可为非电活性的。在一个实施方案中，接触接片区400可与存储器阵列区100横向间隔开，在该存储器阵列区中存储器堆叠结构55通过直沟槽79T延伸穿过交替堆叠{(132,232)，(146,246)}中的附加一者，该直沟槽沿着第一水平方向hd1始终以均匀宽度延伸，如图23F所示。

在一个实施方案中，含腔体介电填充结构74的横向接触第一接触通孔结构76的一部分可具有与横向围绕第二接触通孔结构386的管状介电间隔物374相同的横向厚度LT。

参考图24，可在第一接触层级介电层280上方形成第二接触层级介电层282。第二接触层级介电层282包含介电材料诸如氧化硅，并且可以具有在100nm至600nm的范围内的厚度，但是也可以使用更小和更大的厚度。

可以在第二接触层级介电层282上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以形成各种接触通孔开口。例如，可以在存储器阵列区100中形成用于形成漏极接触通孔结构的开口，并且可以在楼梯区200中形成用于形成楼梯区接触通孔结构的开口。执行各向异性蚀刻工艺以将光致抗蚀剂层中的图案传递穿过第二和第一接触层级介电层(282,280)以及下面的介电材料部分。漏极区63和导电层(146,246)可以用作蚀刻停止结构。可以在每个漏极区63上方形成漏极接触通孔腔体，并且可以在第一和第二后向阶梯式介电材料部分(165,265)下面的阶梯式表面处在每个导电层(146,246)上方形成楼梯区接触通孔腔体。随后可以例如通过灰化移除光致抗蚀剂层。

漏极接触通孔结构88形成在漏极接触通孔腔体中以及漏极区63中的相应一者的顶表面上。楼梯区接触通孔结构86形成在楼梯区接触通孔腔体中以及在导电层(146,246)中的相应一者的顶表面上。楼梯区接触通孔结构86可以包括漏极选择层级接触通孔结构，这些漏极选择层级接触通孔结构接触用作漏极选择层级栅极电极的第二导电层246的子集。此外，楼梯区接触通孔结构86可以包括字线接触通孔结构，这些字线接触通孔结构接触在漏极选择层级栅极电极下面的导电层(146,246)并且用作存储器堆叠结构55的字线。可根据需要形成附加的金属接触结构，诸如位线(未示出)和字线连接结构。

参考所有附图并且根据本公开的各种实施方案，提供了一种三维存储器器件，该三维存储器器件包括：绝缘层(132,232)和导电层(146,246)的交替堆叠，该交替堆叠位于半导体材料层(诸如源极半导体层114)上方；存储器堆叠结构55组，该存储器堆叠结构组延伸穿过位于存储器阵列区100内的选自交替堆叠{(132,232)，(146,246)}的第一交替堆叠；横向起伏的背侧沟槽79U，该横向起伏的背侧沟槽位于交替堆叠{(132,232)，(146,246)}的相邻对之间并且沿着第一水平方向hd1横向延伸，其中横向起伏的背侧沟槽79U中的每一者包括具有均匀沟槽宽度的直沟槽段79S和具有大于均匀沟槽宽度的可变沟槽宽度的隆突沟槽段79B的横向交替序列；含腔体介电填充结构74，该含腔体介电填充结构位于横向起伏的背侧沟槽79U中的相应一者内，其中含腔体介电填充结构74中的每一者在横向起伏的背侧沟槽79U中的相应一者内在隆突79B沟槽段的每个区内包括竖直延伸腔体79’，并且竖直延伸腔体79’中的每一者与相应隆突沟槽段79B的侧壁横向间隔开均匀横向宽度；和接触通孔结构76，该接触通孔结构位于含腔体介电填充结构74的竖直延伸腔体79'内并且延伸穿过半导体材料层。

在一个实施方案中，接触通孔结构76中的一者包括凸形半圆柱形侧壁76V对，该凸形半圆柱形侧壁对由具有相应凹形侧壁76C对的喙形横向突起部分对邻接。在一个实施方案中，凸形半圆柱形侧壁76V对与横向起伏的背侧沟槽79U的最近侧侧壁横向间隔开均匀横向偏移距离，该横向偏移距离是接触接触通孔结构76的含腔体介电填充结构74的一部分的横向厚度。在一个实施方案中，直沟槽段79S中的每一者的均匀宽度不大于均匀横向偏移距离的两倍；含腔体介电填充结构74的位于直沟槽段74S内的部分包括竖直接缝；并且接触通孔结构76在其中嵌入有不含任何固相材料的腔体(如图23D所示，例如，由于背侧沟槽79的侧壁的翘曲)。

在一个实施方案中，三维存储器器件包括：场效应晶体管，该场效应晶体管位于衬底8上，该衬底位于半导体材料层(诸如源极半导体层114)下方；和较低层级金属互连结构780，该较低层级金属互连结构形成在覆盖在场效应晶体管上面的较低层级介电材料层760中并且电连接到场效应晶体管的节点，其中接触通孔结构76接触较低层级金属互连结构780中的相应一者的顶表面。

在一个实施方案中，半导体材料层包括源极半导体层114，该源极半导体层包含掺杂半导体材料并且通过含腔体介电填充结构74与接触通孔结构76横向间隔开；源极半导体层114的下部部分接触含腔体介电填充结构74的外侧壁；并且源极半导体层的上部部分通过半导体氧化物部分122与含腔体介电填充结构的外侧壁横向间隔开。

在一个实施方案中，存储器堆叠结构55中的每一者包括相应的竖直半导体沟道60和相应的存储器膜50；并且半导体材料层包括源极半导体层114，该源极半导体层包含掺杂半导体材料并且电连接到竖直半导体沟道60的底端。

在一个实施方案中，接触通孔结构76的子集位于存储器阵列区100内在第一交替堆叠{(132,232)，(146,246)}与绝缘层(132,232)和附加导电层(146,246)的子集的附加交替堆叠{(132,232)，(146,246)}之间，该附加交替堆叠与第一交替堆叠{(132,232)，(146,246)}横向间隔开。

在一个实施方案中，三维存储器器件包括漏极选择层级隔离结构72，该漏极选择层级隔离结构位于与第一交替堆叠{(132,232)，(146,246)}相邻定位的横向起伏的背侧沟槽79对之间，沿着第一水平方向hd1横向延伸，竖直延伸穿过第一交替堆叠{(132,232)，(146,246)}内的至少一个导电层246，但不穿过所有导电层(146,246)，其中存储器堆叠结构55组被分成由漏极选择层级隔离结构72横向间隔开的多个子组。

在一个实施方案中，接触通孔结构76的子集位于接触接片区400内，该接触接片区包括选自交替堆叠{(132,232)，(146,246)}的第二交替堆叠；并且支撑柱结构(20,120)竖直延伸穿过第二交替堆叠{(132,232)，(146,246)}中的每一者。

在一个实施方案中，第二交替堆叠{(132,232)，(146,246)}中的每一者不嵌入存储器堆叠结构55中的任一者；并且支撑柱结构(20,120)中的每一者由至少一种介电材料组成或者是非电活性的。

在一个实施方案中，接触接片区400与存储器阵列区100横向间隔开，在该存储器阵列区中通过直沟槽79T存在存储器堆叠结构55组，该直沟槽沿着第一水平方向hd1始终以均匀宽度延伸。

在一个实施方案中，沿着第一水平方向hd1横向延伸的横向起伏的背侧沟槽79U的每个纵向侧壁包括平行于第一水平方向hd1的直沟槽段79S和横向向外延伸到交替堆叠{(132,232)，(146,246)}的相应一者中的凹形半圆柱形侧壁段79C的相应横向交替序列。

本公开的各种实施方案提供了一种三维存储器器件，该三维存储器器件包括：绝缘层(132,232)和导电层(146,246)的交替堆叠，该交替堆叠位于半导体材料层(诸如源极半导体层114)上方；存储器堆叠结构55，该存储器堆叠结构延伸穿过选自交替堆叠{(132,232)，(142,242)}的第一交替堆叠；横向起伏的背侧沟槽79U，该横向起伏的背侧沟槽位于交替堆叠{(132,232)，(146,246)}的相邻对之间并且沿着第一水平方向hd1横向延伸；含腔体介电填充结构74，该含腔体介电填充结构位于横向起伏的背侧沟槽79U中的相应一者内；第一接触通孔结构76，该第一接触通孔结构位于含腔体介电填充结构74的竖直延伸腔体79'内并且接触半导体材料层；绝缘层132、232和横向邻接交替堆叠{(132,232)，(146,246)}中的一者的介电间隔物层(142’,242’)(其为牺牲材料层(142,242)的剩余部分)的子集的介电交替堆叠；和横向绝缘接触通孔结构(386,374)，该横向绝缘接触通孔结构延伸穿过介电交替堆叠{(132,232)，(142’,242’)}，其中横向绝缘接触通孔结构(386,374)中的每一者包括相应的管状介电间隔物374和由相应的管状介电间隔物374围绕的相应的第二接触通孔结构386。

在一个实施方案中，横向起伏的背侧沟槽79U中的每一者包括具有均匀沟槽宽度的直沟槽段79S和具有大于均匀沟槽宽度的可变沟槽宽度的隆突沟槽段79B的横向交替序列。

在一个实施方案中，接触第一接触通孔结构76的含腔体介电填充结构74中的每一者的最顶部部分具有与管状介电间隔物374中的每一者的最顶部部分相同的横向厚度LT。在一个实施方案中，管状介电间隔物374中的每一者通过介电衬垫174与介电交替堆叠{(132,232)，(142’,242’)}横向间隔开，该介电衬垫具有与介电间隔物层(142',242')不同的材料组成。在一个实施方案中，介电衬垫174包含半导体氧化物材料并且接触半导体材料层(诸如源极半导体层114)的相应上部部分；并且管状介电间隔物174接触半导体材料层的相应下部部分。

在一个实施方案中，导电层(146,246)中的每一者位于包括介电间隔物层(142',242')中的相应一者的顶表面的相应第一水平平面与包括介电间隔物层(142',242')中的相应一者的底表面的相应第二水平平面之间。在一个实施方案中，绝缘层(132,232)包含掺杂硅酸盐玻璃、非掺杂硅酸盐玻璃或有机硅酸盐玻璃；介电间隔物层(142',242')包含氮化硅；并且第二接触通孔结构386包含至少一种金属材料。

在一个实施方案中，三维存储器器件包括：场效应晶体管，该场效应晶体管位于衬底8上，该衬底位于半导体材料层下方；和较低层级金属互连结构780，该较低层级金属互连结构形成在覆盖在场效应晶体管上面的较低层级介电材料层760中并且电连接到场效应晶体管的节点，其中第一接触通孔结构76和第二接触通孔结构386接触较低层级金属互连结构780中的相应一者的顶表面。

在一个实施方案中，半导体材料层包括源极半导体层114，该源极半导体层包含掺杂半导体材料并且通过含腔体介电填充结构74与第一接触通孔结构76横向间隔开；源极半导体层的下部部分接触含腔体介电填充结构74的外侧壁；并且源极半导体层的上部部分通过半导体氧化物部分122与含腔体介电填充结构74的外侧壁横向间隔开。

在一个实施方案中，存储器堆叠结构55中的每一者包括相应的竖直半导体沟道60和相应的存储器膜50；并且半导体材料层包括源极半导体层114，该源极半导体层包含掺杂半导体材料并且电连接到竖直半导体沟道60的底端。

在一个实施方案中，含腔体介电填充结构74和管状介电间隔物374包含相同的介电材料；并且第一接触通孔结构76和第二接触通孔结构386包含相同组的至少一种金属材料。

在一个实施方案中，第一接触通孔结构76的子集位于接触接片区400内，在该接触接片区中存在选自交替堆叠{(132,142)，(146,246)}的第二交替堆叠，其中接触接片区400不含任何存储器堆叠结构55；并且支撑柱结构(20,120)竖直延伸穿过第二交替堆叠中的每一者。

在一个实施方案中，支撑柱结构(20,120)中的每一者由至少一种介电材料组成或者是非电活性的；并且接触接片区400通过直沟槽79T与包括第一交替堆叠的存储器阵列区100横向间隔开，该直沟槽沿着第一水平方向hd1始终以均匀宽度延伸。

在一个实施方案中，沿着第一水平方向hd1横向延伸的横向起伏的背侧沟槽79U的每个纵向侧壁包括平行于第一水平方向hd1的直沟槽段79S和横向向外延伸到交替堆叠的相应一者中的凹形半圆柱形侧壁段79C的相应横向交替序列。

在一个实施方案中，三维存储器器件包括单体三维NAND存储器器件，导电条带(146,246)包括或电连接到单体三维NAND存储器器件的相应字线，衬底8包括硅衬底，单体三维NAND存储器器件包括硅衬底上方的单体三维NAND串阵列，单体三维NAND串阵列的第一器件层级中的至少一个存储器单元定位在单体三维NAND串阵列的第二器件层级中的另一个存储器单元上方。硅衬底可包含集成电路，该集成电路包括针对位于其上的存储器器件的驱动器电路，导电条带(146,246)包括多个控制栅极电极，该多个控制栅极电极具有基本上平行于衬底8的顶表面延伸的条带形状，该多个控制栅极电极至少包括定位在第一器件层级中的第一控制栅极电极和定位在第二器件层级中的第二控制栅极电极。单体三维NAND串阵列包括多个半导体沟道60，其中多个半导体沟道60中的每一者的至少一个端部基本上垂直于衬底8的顶表面延伸，以及包括竖直半导体沟道60的该多个半导体沟道中的一者。单体三维NAND串阵列包括多个电荷存储元件(包括存储器膜50的部分)，每个电荷存储元件定位成与多个半导体沟道60中的相应一者相邻。

本公开的各种实施方案提供了位于含腔体介电填充结构74内的接触通孔结构76。用于形成第一接触通孔结构76的通孔腔体的形成和背侧沟槽79的形成可通过单个各向异性蚀刻工艺来实现，该单个各向异性蚀刻工艺蚀刻穿过绝缘层(132,232)和牺牲材料层(142,242)的竖直交替序列的每个层。另外，可在形成背侧沟槽79的同时形成分立通孔腔体385。填充间隙腔体79'的形成使用易各向异性蚀刻工艺，该蚀刻工艺蚀刻穿过介电间隔物层74L的水平部分的厚度。因此，在相同处理步骤中执行延伸穿过绝缘层(132,232)和牺牲材料层(142,242)的竖直交替序列的深腔体和沟槽的图案化，从而降低本公开的三维存储器器件的总处理成本。

尽管前面提及特定实施方案，但是应该理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由…组成”或词语“由…组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出使用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。