技术领域
本公开内容大体上涉及半导体器件，并且更特别地涉及具有增强接触构造的半导体器件和相关方法。
提出了结构和技术来增强半导体器件的性能，例如通过增强载流子的迁移率。例如，Currie等人的美国专利申请号2003/0057416公开了硅、硅-锗和弛豫硅的应变材料层并且应变材料层还包括无杂质区域(否则将引起性能劣化)。在上部硅层中产生的双轴应变改变载流子迁移率，使较高速度和/或较低功率的器件成为可能。Fitzgerald等人已公布的美国专利申请号2003/0034529公开了也基于类似应变硅技术的CMOS逆变器。
Takagi的美国专利号6,472,685B2公开了半导体器件，其包括夹在硅层之间的硅和碳层，使得第二硅层的导带和价带接收拉伸应变。具有较小有效质量并由施加至栅极的电场引起的电子被限制在第二硅层中，因此声称n-通道MOSFET具有较高的迁移率。
Ishibashi等人的美国专利号4,937,204公开了超晶格，其中交替和外延生长多个层(小于八个单层)，并且含有分数(fractional)或二元或二元化合物半导体层。主电流的方向与超晶格的层垂直。
Wang等人的美国专利号5,357,119公开了通过在超晶格中减小合金散射而实现的具有较高迁移率的Si-Ge短周期超晶格。按照这些方法，Candelaria的美国专利号5,683,934公开了包括通道层的增强迁移率MOSFET，所述通道层包含硅和第二材料的合金，第二材料以将通道层置于拉伸应力下的百分比置换存在于硅晶格中。
Tsu的美国专利号5,216,262公开了量子井结构，其包含两个阻隔体区域和夹在阻隔体之间的薄的外延生长半导体层。每个阻隔体区域由SiO2/Si的交替层组成，具有通常在2至6个单层的范围内的厚度。硅的厚得多的部分夹在阻隔体之间。
也是Tsu的题目为“Phenomena in silicon nanostructure devices”并在2000年9月6日由Applied Physics and Materials Science&Processing第391-402页在线公布的文章公开了硅和氧的半导体-原子超晶格(SAS)。公开Si/O超晶格可用在硅量子和发光器件中。特别地，构造并测试了绿色电致发光二极管结构。二极管结构中的电流是竖直的，即与SAS的层垂直。公开的SAS可包括由吸附物质例如氧原子和CO分子分开的半导体层。将超过吸附的氧单层的硅生长描述为具有相当低缺陷密度的外延。一种SAS结构包括1.1nm厚的硅部分(其为约八个原子层的硅)，且另一种结构具有两倍的这个硅厚度。在Physical ReviewLetters，第89卷，第7期(2002年8月12日)中公布的Luo等人题目为“Chemical Design ofDirect-Gap Light-Emitting Silicon”的文章还讨论了Tsu的发光SAS结构。
Wang等人的美国专利号7,105,895公开了薄硅和氧、碳、氮、磷、锑、砷或氢的阻隔结构单元，由此将竖直流过晶格的电流减小大于四个数量级。绝缘层/阻隔层允许紧挨着绝缘层沉积低缺陷的外延硅。
Mears等人已公布的英国专利申请2,347,520公开了非周期光子带隙(APBG)结构的原理可适用于电子带隙工程学。特别地，该申请公开了可调整材料参数例如能带最小值位置、有效质量等从而产生具有期望带结构特性的新的非周期材料。公开了其它参数例如电导率、热导率和电介常数或磁导率也能够被设计在材料中。
此外，Wang等人的美国专利号6,376,337公开了用于生产半导体器件的绝缘或阻隔层的方法，其包括沉积硅和至少一种另外的元素的层在硅衬底上，由此沉积层基本上没有缺陷使得可将基本上没有缺陷的外延的硅沉积在沉积层上。或者，一种或多种元素的单层(优选包含氧)吸附在硅衬底上。夹在外延的硅之间的多个绝缘层形成阻隔复合材料。
尽管存在这样的途径，但是对于在半导体器件中使用先进半导体材料和加工技术来实现改进的性能而言进一步的增强可为期望的。
半导体器件可包括半导体层，在该半导体层中的间隔开的源极和漏极区域与在它们之间延伸的沟道区域，和将源极和漏极区域中的至少一个分成下部区域和上部区域的至少一个掺杂剂扩散阻挡超晶格，其中该上部区域具有与该下部区域相同的传导率和比该下部区域高的掺杂剂浓度。该至少一个掺杂剂扩散阻挡超晶格包含多个堆叠的层组，其中每个层组包含限定了基础半导体部分的多个堆叠的基础半导体单层，和被约束在相邻的基础半导体部分的晶体晶格内的至少一个非半导体单层。该半导体器件还可包括在该沟道区域上的栅极。
更特别地，该至少一个掺杂剂扩散阻挡超晶格可包含用于源极和漏极区域中每个的各自的掺杂剂扩散阻挡超晶格。该半导体器件还可包括在源极和漏极区域之间延伸的在该半导体层中的本体掺杂剂扩散阻挡超晶格。
在一个示例实施方式中，该上部区域可与该半导体层的上表面持平。按照另一示例实施方式，该上部区域可升高至该半导体层的上表面上方。此外，该下部区域可包括与该上部区域不同的材料。通过示例的方式，该下部区域可包含硅，并且该上部区域可包含硅锗。按照另一示例，该下部区域可包含硅锗，并且该上部区域可包含硅。
该半导体层还可包括在该上部区域上的金属接触部。通过示例的方式，该金属接触部可包含钛、钴、镍和铂中至少一种。还通过示例的方式，该基础半导体单层可包含硅，和该至少一个非半导体单层可包含氧。
制造半导体器件的方法可包括在半导体层中形成间隔开的源极和漏极区域，在它们之间具有延伸的沟道区域。可通过掺杂剂扩散阻挡超晶格将源极和漏极区域中的至少一个分成下部区域和上部区域，其中该上部区域具有与该下部区域相同的传导率和比该下部区域高的掺杂剂浓度。该掺杂剂扩散阻挡超晶格可包括多个堆叠的层组，其中每个层组包含限定了基础半导体部分的多个堆叠的基础半导体单层，和被约束在相邻的基础半导体部分的晶体晶格内的至少一个非半导体单层。该方法还可包括在该沟道区域上形成栅极。
更特别地，可通过各自的掺杂剂扩散阻挡超晶格将源极和漏极区域中每个分成下部区域和上部区域。此外，该方法还可包括在半导体层中形成在源极和漏极区域之间延伸并包含各自的多个堆叠的层组的本体掺杂剂扩散阻挡超晶格，其中每个层组包含限定了基础半导体部分的多个堆叠的基础半导体单层，和被约束在相邻的基础半导体部分的晶体晶格内的至少一个非半导体单层。
在一个示例实施方案中，该上部区域可与该半导体层的上表面持平。按照另一示例实施方案，可将该上部区域升高至该半导体层的上表面上方。该下部区域可包含与该上部区域不同的材料。通过示例的方式，该下部区域可包含硅，并且该上部区域可包含硅锗。在另一示例实施方案中，该下部区域可包含硅锗，并且该上部区域可包含硅。
该方法还可包括在该上部区域上形成金属接触部。通过示例的方式，该金属接触部可包含钛、钴、镍和铂中至少一种。还通过示例的方式，该基础半导体单层可包含硅，和该至少一个非半导体单层可包含氧。
图1是用于在按照示例实施方案的半导体器件中使用的超晶格的大幅放大的示意横截面图。
图2是图1中显示的超晶格的一部分的透视示意原子图。
图3是按照示例实施方案的超晶格的另一实施方案的大幅放大的示意横截面图。
图4A是由现有技术中的大块硅和如图1-2中显示的4/1Si/O超晶格的γ点(G)计算的带结构图。
图4B是由现有技术中的大块硅和如图1-2中显示的4/1Si/O超晶格的Z点计算的带结构图。
图4C是由现有技术中的大块硅和如图3中显示的5/1/3/1Si/O超晶格的γ点和Z点计算的带结构图。
图5是包括分开源极和漏极区域以提供减小的源极和漏极接触电阻的掺杂剂扩散阻挡超晶格的半导体器件的示意横截面图。
图6是包括由各自掺杂剂扩散阻挡超晶格分开的源极和漏极区域并提供减小的源极和漏极接触电阻的半导体器件的示意横截面图。
图7A-7C是一系列示意横截面图，说明制造半导体器件的方法，该半导体器件具有过渡的(interim)源极和漏极超晶格层，从而通过控制界面绝缘体形成来提供肖特基势垒高度调制。
图8-9是包括由各自超晶格分开的源极和漏极区域并具有不同的上部和下部半导体源极/漏极材料和金属接触区域的示例半导体器件的示意横截面图。
图10是包括由各自超晶格分开的源极和漏极区域并提供减小的源极和漏极接触电阻的FINFET的透视图。
图11是图10的FINFET沿着线A-A获得的横截面视图。
图12是使用与图7A-7C中显示的类似方法形成的图10的FINFET的可供替代的实施方案沿着线A-A获得的横截面视图。
图13和14分别是包括与图8和9的器件类似的源极和漏极构造的图10的FINFET的可供替代的实施方案沿着线A-A获得的横截面视图。
图15是一系列示意原子级图表，说明可使用来自图1-4C中显示的MST膜的非半导体插入层在图5-14的实施方案中向具有紧邻掺杂剂的金属-半导体接触部提供减小的肖特基势垒高度的途径。
图16是按照示例实施方案包括具有掺杂剂扩散阻挡超晶格的本体接触部以提供减小的接触电阻的半导体器件的示意横截面图。
图17是按照示例实施方案包括具有掺杂剂扩散阻挡超晶格的背侧本体接触部以提供减小的接触电阻的半导体器件的示意横截面图。
图18是按照示例实施方案可用于提供减小的接触电阻的可供替代的接触结构的横截面视图。
现在将在下文中参考其中显示了示例实施方案的附图更完整地描述示例实施方案。然而，实施方案可以许多不同的形式实施并且不应被解释为限制于本文列出的具体实施例。相反，提供这些实施方案使得本公开内容将是全面和完整的。相同的数字始终指代相同的要素，并且使用撇号和多撇号来表示不同实施方案中的类似要素。
一般来说，本公开内容涉及在源极和漏极区域内使用增强超晶格材料以减小肖特基势垒高度并由此降低源极和漏极接触电阻。增强半导体超晶格在本公开内容和附图中还称作“MST”层或“MST技术”。
更特别地，MST技术涉及先进半导体材料例如以下进一步描述的超晶格25。申请人从理论上说明(不希望受束缚于此)：如本文描述的一些超晶格减小载流子的有效质量并且这由此导致较高的载流子迁移率。使用文献中的各种定义来描述有效质量。作为有效质量改进的量度，申请人对于电子和空穴分别使用“传导率倒易有效质量张量”
对于电子和：
对于空穴，其中f是费米-狄拉克分布，E
申请人对传导率倒易有效质量张量的定义是这样的，材料的传导率的张量分量越大，传导率倒易有效质量张量的相应分量的值越大。再次，申请人从理论上说明(不希望受束缚于此)：本文描述的超晶格确立了传导率倒易有效质量张量的值从而增强材料的传导性质，例如通常用于载流子传输的优选方向。适当张量元素的倒数被称作传导率有效质量。换句话说，为了表征半导体材料结构，使用如以上描述并在预期的载流子传输方向上计算的电子/空穴的传导率有效质量来区分改进的材料。
申请人确认了用于在半导体器件中使用的改进材料或结构。更特别地，申请人确认了具有能带结构的材料或结构，对于该能带结构而言电子和/或空穴的适当传导率有效质量显著小于硅的相应值。除了这些结构的增强的迁移率特性之外，它们还可以这样的方式形成或使用：使得它们提供压电、热电和/或铁电性质，这些性质有利于在各种不同类型的器件中使用，如将在下面进一步讨论。
现在参考图1和2，材料或结构处于超晶格25的形式，它的结构被控制在原子或分子水平并可使用原子或分子层沉积的已知技术形成。超晶格25包括以堆叠关系布置的多个层组45a-45n，如具体参考图1的示意横截面视图可能最好理解。
超晶格25的每个层组45a-45n说明性地包括多个堆叠的基础半导体单层46(限定各自的基础半导体部分46a-46n)和在其上的能带改变层50。为了清楚地说明，能带改变层50在图1中由点画表示。
能带改变层50说明性地包括被约束在相邻基础半导体部分的晶体晶格内的一个非半导体单层。通过“被约束在相邻基础半导体部分的晶体晶格内”意味着来自相对的基础半导体部分46a-46n的至少一些半导体原子通过它们之间的非半导体单层50化学结合在一起，如图2中所示。一般来说，通过以下使这种构造成为可能：控制通过原子层沉积技术沉积在半导体部分46a-46n上的非半导体材料的量，使得不是所有的(即小于全部或100％覆盖率)的可用的半导体结合位点被与非半导体原子的结合填充(polulate)，如将在以下进一步讨论。因此，随着半导体材料的另外的单层46沉积在非半导体单层50上或上方，新沉积的半导体原子将填充在非半导体单层下方的半导体原子的剩余空缺结合位点。
在其它实施方案中，多于一个这样的非半导体单层可为可能的。应注意本文提到非半导体或半导体单层意指用于该单层的材料如果以大块形成则是非半导体或半导体。即，材料例如硅的单个单层可不必表现出与如果其以大块或相对厚的层形成时会表现的相同性质，如本领域技术人员将理解的那样。
申请人从理论上说明(不希望受束缚于此)：能带改变层50和相邻的基础半导体部分46a-46n引起超晶格25具有在平行层方向上比其它方式会存在的更低的适合于载流子的传导率有效质量。以另一种方式考虑，这种平行方向与堆叠方向正交。能带改变层50还可引起超晶格25具有常见能带结构，其同时还有利地充当在超晶格上方和下方竖直的区域或层之间的绝缘体。
此外，这种超晶格结构还可有利地充当在超晶格25上方和下方竖直的层之间对掺杂剂和/或材料扩散的阻隔。这些性质因此可有利地使超晶格25提供高K-电介质的界面，其不仅减小高K-材料扩散进入沟道区域中，还可有利地减小不需要的散射效应并改进器件迁移率，如本领域技术人员将理解的那样。
还从理论上说明：包括超晶格25的半导体器件可享有基于比其它方式会存在的更低的传导率有效质量的更高载流子迁移率。在一些实施方案中，并且作为由本发明实现的能带工程学的结果，超晶格25还可具有可特别有利于例如光电子器件的基本上直接的能带隙。
超晶格25还说明性地包括在上层组45n上的盖层52。盖层52可包含多个基础半导体单层46。盖层52可具有在2至100个之间的基础半导体单层，和更优选在10至50个之间的单层。
每个基础半导体部分46a-46n可包含选自以下的基础半导体：第IV族半导体、第III-V族半导体和第II-VI族半导体。当然，术语第IV族半导体还包括第IV-IV族半导体，如本领域技术人员将理解的那样。更特别地，基础半导体可包含例如硅和锗中至少一种。
每个能带改变层50例如可包含选自以下的非半导体：氧、氮、氟、碳和碳-氧。非半导体通过下一层的沉积还期望是热稳定的从而便于制造。在其它实施方案中，非半导体可为如本领域技术人员将理解的那样与给出的半导体加工相容的另一种无机或有机元素或化合物。更特别地，基础半导体可包含例如硅和锗中的至少一种。
应注意术语单层意味着包括单个原子层并且还包括单个分子层。还注意由单个单层提供的能带改变层50还意味着包括其中不是所有的可能位点都被占据(即存在小于全部或100％覆盖率)的单层。例如，特别参考图2的原子图，说明了硅作为基础半导体材料和氧作为能带改变材料的4/1重复结构。在说明的示例中对于氧而言仅一半的可能位点被占据。
在其它实施方案中和/或使用不同的材料，如本领域技术人员将理解的那样，这一半的占据不一定如此。确实，甚至可在这个示意图中看出在给定单层中的氧的单个原子没有沿着平坦平面精确对齐，如原子沉积领域中的技术人员还将理解的。通过示例的方式，优选的占据范围是从约八分之一至二分之一的全部可能的氧位点，但是可在一些实施方案中使用其它数量。
硅和氧目前广泛使用在常规半导体加工中，并因此制造者将容易能够使用如本文描述的这些材料。现在还广泛使用原子或单层沉积。因此，如本领域技术人员将理解的那样，可容易采用和实施按照本发明包括超晶格25的半导体器件。
从理论上说明(申请人不希望受束缚于此)：对于超晶格例如Si/O超晶格，硅单层数应期望为七或更小使得超晶格的能带自始至终是相对均匀的或常见的(common)从而实现期望的优点。对于Si/O在图1和2中显示的4/1重复结构已被建模以表明在X方向上电子和空穴的增强迁移率。例如，对于电子(对于大块硅各向同性)而言计算的传导率有效质量为0.26并且对于4/1SiO超晶格而言在X方向上其为0.12，从而导致比率为0.46。类似地，对于空穴的计算产生对于大块硅而言值为0.36和对于4/1Si/O超晶格而言值为0.16，从而导致比率为0.44。
虽然可在一些半导体器件中期望这样的方向优先特征，但是其它器件可受益于在平行于层组的任何方向上迁移率更均匀的提高。如本领域技术人员将理解的那样，还可有益的是对于电子和空穴两者或这些类型的载流子中仅一种而言具有提高的迁移率。
对于超晶格25的4/1Si/O实施方案而言较低的传导率有效质量可小于以其它方式将出现的传导率有效质量的三分之二，并且这适用于电子和空穴两者。当然，超晶格25还可在其中包含至少一种类型的传导率掺杂剂，如本领域技术人员还将理解的那样。
实际上，现在另外参考图3，现在描述按照本发明具有不同性质的超晶格25’的另一实施方案。在这个实施方案中，说明3/1/5/1的重复模式。更特别地，最低的基础半导体部分46a’具有三个单层且第二低的基础半导体部分46b’具有五个单层。这种模式在整个超晶格25’中重复。能带改变层50’可每个包括单个单层。对于这样的包括Si/O的超晶格25’，载流子迁移率的增强独立于在层平面中的取向。图3没有具体提到的那些其它要素类似于以上参考图1讨论的那些并且不需要在此进一步讨论。
在一些器件实施方案中，超晶格的全部基础半导体部分可为相同数量的单层厚。在其它实施方案中，基础半导体部分的至少一些可为不同数量的单层厚。在仍然其它实施方案中，所有基础半导体部分可为不同数量的单层厚。
在图4A-4C中，呈现使用密度泛函理论(DFT)计算的带结构。在本领域公知的是DFT低估了带隙的绝对值。因此可通过适当的“剪刀校正(scissors correction)”使大于带隙的所有带偏移。然而已知带的形状可靠得多。应在这个方面解释竖直能量轴。
图4A显示由图1中显示的4/1Si/O超晶格25(由点线表示)和大块硅(由连续线表示)的γ点(G)计算的带结构。方向涉及4/1Si/O结构的晶胞并且不涉及Si的常规晶胞，但是图中的(001)方向确实对应于Si的常规晶胞的(001)方向，并因此显示Si导带最小值的预期位置。图中的(100)和(010)方向对应于常规Si晶胞的(110)和(-110)方向。本领域技术人员将理解图中的Si带被折叠以表示它们在用于4/1Si/O结构的适当的倒易晶格方向上。
可看出与大块硅(Si)相比4/1Si/O结构的导带最小值位于γ点，然而价带最小值出现在(001)方向上布里渊区的边缘处，我们称之为Z点。由于由额外的氧层引入的扰动所致的带分裂，还可注意与Si的导带最小值的曲率相比4/1Si/O结构的导带最小值的曲率更大。
图4B显示由大块硅(连续线)和4/1Si/O超晶格25(点线)的Z点计算的带结构。这个图说明在(100)方向上价带的曲率提高。
图4C显示由图3的超晶格25’的5/1/3/1Si/O结构(点线)和大块硅(连续线)的γ和Z点两者计算的带结构。由于5/1/3/1Si/O结构的对称性，在(100)和(010)方向上计算的带结构是等同的。因此预期在平行于层即与(001)堆叠方向垂直的平面内传导率有效质量和迁移率是各向同性的。注意到在5/1/3/1Si/O示例中导带最小值和价带最大值都在Z点处或接近Z点。
虽然提高的曲率是减小的有效质量的表示，但是可通过传导率倒易有效质量张量计算进行适当的比较和鉴别。这导致申请人进一步从理论上说明5/1/3/1超晶格25’应基本上是直接带隙。如本领域技术人员将理解的，用于光学转变的适当矩阵要素是直接和间接带隙行为之间区别的另一指标。
现在描述了示例MST材料的结构和形成，现在将描述半导体器件和它们的制造方法的各种实施方案，这使用以上描述的MST材料有利地提供具有紧邻掺杂剂的金属-硅接触部。通过背景的方式，在半导体器件中电子通常在半导体(例如硅)和在半导体器件之间转移电荷的传导金属“互连”之间转移。在半导体和金属之间的电阻提高需要的能量并减小计算和通过使用该器件的电路进行的其它功能的最大速度。因此有利的是最小化这种电阻。
当电子在金属和半导体例如硅之间转移时，存在电子遇到的势垒。这种势垒通常被称作“肖特基势垒”。电子可具有足够的动能以直接克服肖特基势垒，或具有较低动能的电子可在金属和半导体之间通过量子力学隧道效应传输。肖特基势垒空间上越薄，这样的隧道效应越有可能。实现减小势垒的通常方式是提高电场。较高水平的电离杂质(“掺杂剂”)通常产生较高的电场并因此提高隧道效应可能性，从而提高在金属和半导体之间的电子通量，因此减小有效电阻。但是除了提高电场之外，通过减小与金属-半导体界面直接相邻的半导体的有效带隙(和经由其它化学效应)，高的杂质水平可额外减小肖特基势垒本身。这种效应从密度泛函理论计算是明显的。
例如在MST膜中提供的氧插入(OI)层(或其它非半导体层)可通过捕捉掺杂剂而导致较低的肖特基和/或较薄的势垒。密度泛函理论计算显示了OI层提供在OI层的一个或两个原子层内特定掺杂剂原子对硅原子的有利替代。通过捕捉直接紧邻金属-半导体界面，例如与金属-半导体界面由一个或两个原子层隔开的掺杂剂，OI层可因此导致与金属-半导体界面直接相邻的相对较高浓度的掺杂剂，从而提高电场，并额外地减小肖特基势垒。
除了捕捉掺杂剂之外，OI层可通过捕捉以其它方式将帮助掺杂剂扩散的点缺陷从而固定它们。所以，虽然紧邻金属-半导体层的OI层可捕捉与该界面直接相邻的掺杂剂，但是与该界面较远但仍然紧邻该界面的额外的OI层可捕捉以其它方式会帮助掺杂剂扩散离开该界面的点缺陷。因此，可有益的是具有多于一个，例如两个、三个或四个紧邻界面的OI层。
一般来说，本文描述的实施方案使用与金属-半导体界面非常接近的一个或多个氧插入(“OI”或“MST”)层连同与金属-硅界面近距离(例如短于1nm)的高(例如超过10
因为OI层可在距一个或两个原子层远提供硅原子的掺杂原子的有利替代，所以OI层与金属-半导体界面最有利的间隔是一个或两个原子层，从而允许捕捉高浓度的掺杂剂直至金属-半导体界面并与金属-半导体界面直接相邻。但是其它隔开例如三个或四个原子层也可提供益处。额外地，包括除了这个第一氧插入层之外的额外的氧插入层可为有益的。
在图15的图表500中表示这种途径的实例，其中：Si＝硅原子，M＝金属原子(例如钛)，O＝氧原子，和D＝掺杂剂原子(例如硼)。所绘制的氧原子是氧插入层的部分，其中氧与相邻的硅原子结合。虽然氧原子必然存在于OI层中，但是还可额外存在未在图中表示的氮原子。氮的存在可有益于例如掺杂剂的捕捉或OI层的热稳定性。
类似地，表示的掺杂剂代替结晶晶格中的硅原子，而不是占据“间隙”位置或呈掺杂剂簇(这样它们将不能有助于半导体中的自由载流子)。然而，虽然图中表示了替代的掺杂剂，但是金属-半导体界面附近捕捉的高浓度的掺杂剂在交替的原子构造的情况下可减小肖特基势垒。图中掺杂剂的位置是用于说明目的的示意性代表。掺杂剂原子的实际分布将是部分随机的，受氧原子的具体原子构造和原子的局部结合所影响。说明的构造表示原子距金属-半导体界面的距离，而不是原子在层内的具体位置。说明的构造如下：
(a)OI层与金属接触，捕捉OI层下方的掺杂剂；
(b)与金属由一个硅原子层隔开的OI层，捕捉OI层上方和下方的掺杂剂；
(c)与金属由两个原子层隔开的OI层，捕捉OI层上方和下方的掺杂剂；
(d)与金属由三个原子层隔开的OI层，捕捉OI层上方和下方的掺杂剂，但是在这个示例中未达到金属界面本身；
(e)与金属由四个原子层隔开的OI层，捕捉OI层上方和下方的掺杂剂，但是在这个示例中未达到金属界面本身。
除了这些构造之外，具有多个OI层的额外构造也是可能的，例如与金属-半导体界面通过两个硅层隔开的一个层，和通过额外四个原子层隔开的额外的层。这些多层可在金属-半导体界面处并且还在金属-半导体界面下方提供掺杂剂捕捉，前者有助于化学肖特基势垒降低和较高的电场，后者主要贡献较高的电场。本文列出的实施方案通常由紧邻金属-半导体界面的层的存在连同高浓度掺杂剂限定，但不排除不与一个(或多个)OI层紧邻的额外的层或掺杂剂原子。额外的OI层的具体优点是这些额外的层可提高结构稳定性，例如阻挡氧从最接近金属-半导体界面的层的损失，或捕捉以其它方式会导致掺杂剂原子从紧邻金属-半导体界面的区域的损失的点缺陷。
现在参考图5，以上描述的超晶格结构可有利地使用在半导体器件中以通过应用以上描述的原理来提供减小的源极/漏极接触电阻。在典型的半导体加工中，金属与半导体接触面积的减小需要较低的接触电阻率(例如ρ
N
ΦF
此外，金属-半导体肖特基势垒高度对于不同金属是“钉扎的(pinned)”。此外，取决于厚度、带隙和介电常数，界面绝缘体可使费米能级“脱钉扎”。
在图5中显示的半导体器件100(FET)中，掺杂剂扩散阻挡超晶格125(例如图1-4C中以上描述的那些)用于有利地提高表面掺杂剂浓度从而通过防止扩散进入器件的沟道区域130中来允许原位掺杂外延加工过程中较高的N
掺杂剂扩散阻挡超晶格125还可在概念上被认为是源极区域102内的源极掺杂剂阻挡超晶格，漏极区域103内的漏极掺杂剂阻挡超晶格，和在通道130下面的本体掺杂剂阻挡超晶格，虽然在这种构造中全部这三个都通过横跨衬底101单一毯式沉积MST材料为连续膜来提供。可在掺杂剂阻挡超晶格125上以厚的超晶格盖层或大块半导体层的形式外延生长其中限定上部源极/漏极区域105、107和沟道区域130的掺杂剂阻挡超晶格125上方的半导体材料，如以上进一步讨论的。在说明的示例中，上部源极/漏极区域105、107可每个与这个半导体层的上表面持平(即将它们注入这个层内)。
如此，上部源极/漏极区域105、107可有利地具有与下部源极/漏极区域104、106相同的传导率，还具有更高的掺杂剂浓度。在说明的示例中，上部源极/漏极区域105、107和下部源极/漏极区域104、106是用于N-通道器件的N型，但是这些区域还可为用于P-通道器件的P型(这也适用于本文描述的其它构造)。可通过例如离子注入引入表面掺杂剂。然而，通过扩散阻挡超晶格125的MST膜材料减小掺杂剂扩散，因为它捕捉影响(mediate)掺杂剂扩散的由离子注入引起的点缺陷/间隙。
半导体器件100还说明性地包括在沟道区域130上的栅极108。栅极说明性地包括栅极绝缘层109栅极电极110。还在说明的示例中提供侧壁间隔体111。
现在参考图6，按照另一示例实施方式半导体器件200(FET)说明性地包括半导体层或衬底201，和间隔开的源极和漏极区域202、203与在它们之间延伸的沟道区域230。在说明的实施方案中，源极扩散阻挡超晶格225s说明性地延伸通过源极区域202从而将源极区域分成下部源极区域204和上部源极区域205。类似地，漏极扩散阻挡超晶格225d延伸通过漏极区域203从而将漏极区域分成下部漏极区域206和上部漏极区域207。或者考虑，将上部源极和漏极区域205、207每个升高至半导体层201的上表面上方，并且没有如图5的示例中那样在源极和漏极区域202、203之间(即在栅极208下方)延伸的超晶格。栅极208说明性地包括栅极绝缘体209和栅极电极210，并且还可提供栅极侧壁间隔体211。
在这个实施方式中，可通过选择性生长MST膜，之后原位掺杂的epi膜形成从而引入在上部源极/漏极区域205、207中的表面掺杂剂。这里再一次，源极/漏极掺杂剂扩散阻挡超晶格225s、225b的MST材料有利地帮助防止掺杂剂扩散至沟道区域230中，并因此允许如以上指出的较高的表面掺杂剂浓度。
现在按照参考图7A-7C描述的另一示例实施方式，可对图5中显示的半导体器件100进行进一步加工步骤从而通过控制界面绝缘体的厚度和组成来进行肖特基势垒高度调制。使用传统的金属接触部，过厚的源极/漏极绝缘体由于高隧穿电阻导致高接触电阻率。然而，超晶格125’有利地为费米能级脱钉扎和隧穿电阻提供期望的非半导体(例如氧)剂量控制。在沟道区域130’上形成栅极108’之后，N、C或F的共同注入可进一步将绝缘体组成调制为较低介电常数(例如对于低-k ILD膜使用C和F从而调制SiO
然后可进行热处理和金属沉积(图7B-7C)。热处理使来自掺杂剂扩散阻挡超晶格125’的非半导体单层的非半导体原子(本示例中的氧)向上运动，所述非半导体原子与金属反应从而在上部源极和漏极区域和由金属沉积形成的金属层142’、143’的相邻部分之间形成各自的源极和漏极接触绝缘界面140’、141’。换句话说，因为氧原子在源极和漏极区域中从超晶格125’分离并向上移动以形成接触绝缘界面140’、141’，使得不再存在分开下部/上部源极区域104’、105’和下部/上部漏极区域106’、107’的限定的超晶格层(参见图7B)。
按照一种示例实施方式，可在约+200～400C范围内的温度下进行Co/Co
现在参考图8描述与半导体器件200类似的另一示例实施方案。在这个说明的示例中，源极和漏极掺杂剂扩散阻挡超晶格225s’、225d’经由异质外延膜集成有利地提供肖特基势垒高度调制。更特别地，下部源极和漏极区域204’、206’包括与上部源极和漏极区域205’、207’不同的材料。在这个示例中，下部源极和漏极区域204’、206’是硅，并且上部源极和漏极区域205’、207’是SiGeC，但是可在不同的实施方案中使用不同的材料。
因为MST材料有效地集成异质外延半导体材料，所以C(1-2％)引入至Si或Si上的SiGe可引起正导带偏离。更特别地，这是对于减小肖特基势垒高度而言有效的SiGeC/MST/n+Si结构。
另外参考图9，另一类似的半导体器件200”经由异质外延膜集成有利地提供肖特基势垒高度调制。在说明的示例中，半导体层/衬底201”是硅锗，并且下部源极/漏极区域204”、206”是P+SiGe。然而，上部源极/漏极区域205”、207”也是硅，并且在每个上部源极/漏极区域上形成各自的铂接触层242”、243”。可以相对薄的外延硅层(例如2-5nm)形成上部源极/漏极区域205”、207”。这里再一次，MST材料有效地集成异质外延半导体材料，并且SiGe(或Ge)上的应变Si可有利地引起负价带偏离。结果是，说明的s-Si/MST/p+SiGe结构也可有效地减小肖特基势垒高度。
现在另外转向图10，还可在竖直半导体器件中有利地实施一些以上描述的平面FET构造。示例FINFET 300说明性地包括半导体层或衬底301(例如硅)、衬底上的绝缘层350(例如SiO
在每个半导体鳍351中形成间隔开的源极和漏极区域302、303与在它们之间延伸的沟道区域330。源极掺杂剂扩散阻挡超晶格325s延伸通过源极区域302从而将源极区域分成下部源极区域304和上部源极区域305，并且漏极掺杂剂扩散阻挡超晶格325d延伸通过漏极区域303从而将漏极区域分成下部漏极区域306和上部漏极区域307。与图6的实施方案类似，上部源极/漏极区域305、307具有与下部源极/漏极区域304、306(N+)相同的传导率和更高的掺杂剂浓度(N++)。此外，上部源极/漏极区域305、307在半导体鳍351的上表面上方延伸。即，可在半导体鳍351的顶部上形成超晶格325s、325d，并且可在各自的超晶格上外延生长上部源极/漏极区域305、307。在这方面，可用掺杂剂注入上部源极/漏极区域305、307，或者它们可为如以上描述的原位掺杂的外延层。
FINFET 300还说明性地包括覆盖鳍351的沟道区域330的栅极308。栅极308说明性地包括栅极绝缘体309和在栅极绝缘体上的栅极电极310。
按照另一示例实施方式，FINFET 300’可使用与以上参考图7A-7C描述的类似工艺来制造，即包括热处理和金属沉积以限定分别在上部源极/漏极区域305’、307’和金属层342’、343’(例如CoTi
另外参考图13，提供与以上图8的实施方案类似的FINFET 300”，其中源极和漏极掺杂剂阻挡超晶格325s”、325d”经由异质外延膜集成有利地提供肖特基势垒高度调制。更特别地，下部源极和漏极区域304”、306”包括与上部源极和漏极区域305”、307”不同的材料。在这个示例中，下部源极和漏极区域304”、306”是硅，并且上部源极和漏极区域305”、307”是SiGeC，但是可在不同的实施方案中使用不同的材料。同样，在说明的示例中下部金属层342”、342”是钛，并且上部金属层344”、345”是钴。
在图14中显示的又一示例中，与图9的实施方案类似，FINFET300”’还可经由异质外延膜集成提供肖特基势垒高度调制。在说明的示例中，半导体鳍351’是硅锗，并且下部源极/漏极区域304”、306”是P+SiGe。然而，上部源极/漏极区域305”、307”是硅，并且在每个上部源极/漏极区域上形成各自的铂接触层342”、343”。这里再一次，可以相对薄的外延硅层(例如2-5nm)形成上部源极/漏极区域305”、307”。
在以上描述的示例中，在说明的器件的源极和漏极区域两者中显示掺杂剂阻挡超晶格。然而，应注意在一些实施方案中源极和漏极区域并非都需要具有掺杂剂阻挡超晶格。即，在一些实施方案中掺杂剂阻挡超晶格可仅在源极或漏极区域的一个中。
此外，现在转向图16，在一些实施方案中除了在源极/漏极区域中之外或代替在源极/漏极区域中，还可将掺杂剂阻挡超晶格引入本体接触部中以提供减小的本体接触电阻。在说明的示例中，半导体器件400(这里是平面FET)包括半导体层或衬底401，半导体层401中的间隔开的源极和漏极区域402、403(在这个示例中其具有各自的轻度掺杂的源极/漏极扩展404、405)与在它们之间延伸的沟道区域430，和在沟道区域上的具有侧壁间隔体411的栅极408。如以上类似描述的，栅极408说明性地包括栅极绝缘体409和栅极电极410。半导体器件400还说明性地包括在半导体层401中的本体接触部420，并且所述本体接触部420包含延伸通过本体接触部的本体接触部掺杂剂扩散阻挡超晶格425从而将本体接触部分成第一本体接触区域421和第二本体接触区域422。如以上类似描述的，第二本体接触区域422具有与第一本体接触区域421相同的传导率和更高的掺杂剂浓度。这里再一次，本体接触部掺杂剂扩散阻挡超晶格425可与以上描述的那些超晶格结构类似，并且用于第一和第二本体接触区域421、422的材料和在第一和第二本体接触区域421、422内的掺杂剂浓度还可类似于以上描述的那些从而提供期望的接触电阻减小。
在图17中显示的另一示例器件400’中，提供类似的构造，其具有背侧主体接触部420’代替图16中显示的顶侧或前侧主体接触部420。剩余的部件类似于参考图16讨论的那些并且因此不需要本文进一步讨论。应注意在背侧实施方式中第一和第二区域421’、422’相对于器件400中的第一和第二区域421、422竖直翻转，因为它们在器件400’的相对侧。
现在转向图18，现在描述另一示例接触结构500，其还可在源极/漏极、本体或其它接触部的一些实施方式中使用以提供减小的肖特基势垒高度并由此提供降低的接触电阻。在半导体层501中形成接触部500。接触部说明性地包括约束在半导体层501的相邻半导体部分546a、546b的晶体晶格内的一个或多个氧单层550。一个(或多个)氧单层550通过一至四个单层(在说明的示例中在半导体部分546b中显示四个单层的间隔)与半导体层501的表面间隔开。此外，在一个(或多个)氧单层550上方在半导体层501的表面上形成金属层531(其可包括以上讨论的相同金属)。可在半导体层或衬底521上形成接触部500。
通过示例的方式，部分546b(即在一个(或多个)氧单层550和金属层531之间)内的掺杂剂浓度可为1×10
受益于前述描述和有关附图所呈现的教导的本领域技术人员将想到本发明的许多修改和其它实施方案。因此，应理解本发明不限于所公开的具体实施方案，并且意图将修改和实施方案包括在所附权利要求的范围内。
机译： 半导体器件包括源极/漏极掺杂剂扩散阻塞超晶格，以降低接触电阻和相关方法
机译： 制作包括源极和漏极掺杂剂扩散阻挡超晶格的FINFET来降低接触电阻的方法
机译： FinFET包括带有掺杂剂扩散的源极和漏极区，阻塞超晶格层，以降低接触电阻和相关方法
