一种维持电压可调的SOI工艺可控硅静电放电保护结构

摘要

本发明涉及可控硅静电保护技术领域，具体涉及一种维持电压可调的SOI工艺可控硅静电放电保护结构。包括：叠放设置的多晶硅、N型阱区、P型阱区、硅膜层、埋氧层和硅衬底层；硅膜层中沿左右方向相邻设置有N型阱区和P型阱区；N型阱区的顶部和P型阱区的顶部均接触多晶硅的底部；N型阱区的上部从左到右依次设置有第一N型重掺杂区、第一P型重掺杂区和超浅沟槽隔离区；P型阱区的上部从左到右依次设置有第二N型重掺杂区和第二P型重掺杂区。本发明在N型阱区上方设置了超浅沟槽隔离区，利用超浅沟槽隔离区的绝缘能力，增加了SCR中正极到负极路径上的等效电阻，实现提高SCR的维持电压的目的，并且有效降低了SCR的漏电风险。

说明书

技术领域

本发明涉及可控硅静电保护技术领域，具体涉及一种维持电压可调的SOI工艺可控硅静电放电保护结构。

背景技术

静电在自然界时刻都存在，当芯片的外部环境或者芯片内部累积的静电荷，通过芯片的管脚流入或流出芯片内部时，瞬间产生的电流(峰值可达数安培)或电压，损坏集成电路，使芯片功能失效。有效的ESD(Electron Static Discharge，静电放电)使防护器件能在静电事件中快速开启并泄放安培级别电流，同时箍位端口或者电源/地之间的电压至核心电路击穿电压以下，达到保护核心电路不受静电损伤的目的，而在电路正常工作时，ESD防护器件必须处于关闭状态，不影响电路的功能。

随着半导体行业的发展，SOI(Silicon-On-Insulator，硅技术)工艺越来越成熟，SOI器件被广泛应用在各领域。由于SOI工艺自身固有限制，SOI静电保护一直是SOI器件生产应用中不可忽视的重要部分。随着关键尺寸的减小，核心电路能工作电压越来越小，直到0.18μm 3.3V工艺，NMOS器件还适用于ESD防护设计，但进入0.18μm 1.8V或者0.13μm甚至纳米级工艺后，NMOS器件的开启电压特性已经不能满足ESD防护设计需求了。

为了获得足够低的开启电压器件，目前大量使用SCR(Silicon ControlledRectifier，可控硅器件)可控硅结构对集成电路进行静电保护。SCR的开启电压决定于N阱和P阱之间的PN结的击穿电压，一旦NPN或者PNP两个管子中一个开启，NPN和PNP管的正反馈机制即可提供闩锁的维持电流，从而使SCR工作在一个较低的维持电压下，正反馈机制引发的闩锁效应使SCR具有良好的抗静电能力，但也将SCR的维持电压箍定在一个比较低的电压值。因此，可控硅SCR是理想的静电保护器件，但由于其自身的特点，器件仍然具有高开启电压、低维持电压等不尽完美之处。

因此，如何降低SCR的漏电风险，是目前亟需解决的技术问题。

发明内容

本发明的目的是提供一种维持电压可调的SOI工艺可控硅静电放电保护结构，以降低SCR的漏电风险。

为实现上述目的，本发明实施例提供了一种维持电压可调的SOI工艺可控硅静电放电保护结构，包括：叠放设置的多晶硅、硅膜层、埋氧层和硅衬底层；

所述硅膜层中并排设置有N型阱区和P型阱区；

所述N型阱区中的上部并排设置有第一N型重掺杂区、第一P型重掺杂区和超浅沟槽隔离区，以在所述N型阱区中靠近所述P型阱区的一角形成第一空白掺杂区；

所述P型阱区中的上部并排设置有第二N型重掺杂区和第二P型重掺杂区，以在所述P型阱区中靠近所述N型阱区的一角形成第二空白掺杂区；

所述多晶硅覆盖所述第一空白掺杂区的顶部端面和所述第二空白掺杂区的顶部端面。

在一种可能的实施例中，所述N型阱区的厚度和所述P型阱区的厚度均不超过所述硅膜层的厚度。

在一种可能的实施例中，所述第一N型重掺杂区和所述第一P型重掺杂区相邻设置或间隔设置。

在一种可能的实施例中，所述超浅沟槽隔离区和所述第一P型重掺杂区相邻设置或间隔设置。

在一种可能的实施例中，所述超浅沟槽隔离区的厚度小于所述硅膜层的厚度。

在一种可能的实施例中，所述N型阱区的掺杂浓度和所述P型阱区的掺杂浓度均为1e15/cm

在一种可能的实施例中，所述第一N型重掺杂区的掺杂浓度、所述第二N型重掺杂区的掺杂浓度、所述第一P型重掺杂区的掺杂浓度和所述第二P型重掺杂区的掺杂浓度均大于1e18/cm

在一种可能的实施例中，所述SOI工艺可控硅静电放电保护结构的维持电压与超浅沟槽隔离区的宽度呈正相关对应关系。

在一种可能的实施例中，所述超浅沟槽隔离区的宽度范围为0.1μm至5μm。

在一种可能的实施例中，所述维持电压的调整范围为1V至9V。

本发明与现有技术相比，具有如下的优点和有益效果：

本发明通过将多晶硅制作在N型阱区和P型阱区上，通过向多晶硅施加一定的电压，以提供足够大的触发电流，辅助PN结雪崩击穿，从而使该可控硅结构具有较低的开启电压，快速触发闩锁效应，实现泄放ESD电流的目的，同时在N型阱区上方设置了超浅沟槽隔离区，利用超浅沟槽隔离区的绝缘能力，改变了导电路径的宽度，增加了导电路径上的等效电阻，实现提高SCR的维持电压的目的，并且基于超浅沟槽隔离区良好的绝缘性能，有效降低了SCR的漏电风险，另外还能够通过调节超浅沟槽隔离区的宽度，实现SCR维持电压的调节。

附图说明

为了更清楚地说明本说明书实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本说明书的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的一种维持电压可调的SOI工艺可控硅静电放电保护结构的结构示意图；

图2是本发明实施例提供的一种维持电压可调的SOI工艺可控硅静电放电保护结构的等效电路连接示意图；

图3是本发明实施例提供的一种可控硅静电放电保护结构在设置不同超浅沟槽隔离区宽度时的TLP测试曲线。

附图标记说明：1为多晶硅，2为N型阱区，21为第一N型重掺杂区，22为第一P型重掺杂区，23为超浅沟槽隔离区，3为P型阱区，31为第二N型重掺杂区，32为第二P型重掺杂区，4为硅膜层，5为埋氧层，6为硅衬底层。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例，基于本发明实施例，本领域普通技术人员所获得的所有其他实施例，都属于本发明实施例保护的范围。

本实施例提供一种维持电压可调的SOI工艺可控硅静电放电保护结构，请参阅图1，图1为该结构的结构示意图，具体包括：

多晶硅1、N型阱区2、第一N型重掺杂区21、第一P型重掺杂区22、超浅沟槽隔离区23、P型阱区3、第二N型重掺杂区31和第二P型重掺杂区32、硅膜层4、埋氧层5和硅衬底层6。

具体的，多晶硅1、硅膜层4、埋氧层5和硅衬底层6自上而下叠放设置。

N型阱区2和P型阱区3沿左右方向并排设置在硅膜层4中，两个阱区可以相邻接触设置，还可以间隔不接触设置。具体的，N型阱区2的厚度和P型阱区3的厚度均不超过硅膜层4的厚度，N型阱区2的掺杂浓度范围和P型阱区3的掺杂浓度范围均为1e15/cm

N型阱区2的顶部和P型阱区3的顶部端面均接触多晶硅1的底部。N型阱区2的上部从左到右并排设置有第一N型重掺杂区21、第一P型重掺杂区22和超浅沟槽隔离区23，以在所述N型阱区2中靠近所述P型阱区3的一角形成第一空白掺杂区；P型阱区3的上部从左到右依次设置有第二N型重掺杂区31和第二P型重掺杂区32，以在P型阱区3中靠近N型阱区2的一角形成第二空白掺杂区。

第一N型重掺杂区21的顶部、第一P型重掺杂区22的顶部和超浅沟槽隔离区23的顶部均与N型阱区2的顶部平齐，第二N型重掺杂区31的顶部和第二P型重掺杂区32的顶部均与P型阱区3的顶部平齐，多晶硅1设置在N型阱区2与P型阱区3的顶部端面上，多晶硅1覆盖第一空白掺杂区的顶部端面和第二空白掺杂区的顶部端面，其底面接触N型阱区2与P型阱区3的部分顶部端面，但不覆盖超浅沟槽隔离区23的顶部，具体的多晶硅1的底部包括第一子区和第二子区；第一子区接触N型阱区2的顶部；第二子区接触P型阱区3的顶部。第一N型重掺杂区21的顶部、第一P型重掺杂区22的顶部和超浅沟槽隔离区23的顶部均不与多晶硅1的底部接触，同时第二N型重掺杂区31的顶部和第二P型重掺杂区32的顶部均不与多晶硅1的底部接触。第一N型重掺杂区21的掺杂浓度、第二N型重掺杂区31的掺杂浓度、第一P型重掺杂区22的掺杂浓度和第二P型重掺杂区32的掺杂浓度均大于1e18/cm

上述结构中，第一N型重掺杂区21和第一P型重掺杂区22可以相邻接触设置，还可以间隔不接触设置；超浅沟槽隔离区23的厚度小于硅膜层4的厚度；同时超浅沟槽隔离区23和第一P型重掺杂区22可以相邻接触设置，还可以间隔不接触设置。

本实施例通过将多晶硅1制作在N型阱区2和P型阱区3上，通过向多晶硅1施加一定的电压，以提供足够大的触发电流，从而使该可控硅结构具有较低的开启电压，快速触发闩锁效应，实现泄放ESD电流的目的。这个过程中，第一P型重掺杂区22引出的电极相当于该器件的正极，第二N型重掺杂区31引出的电极相当于该器件的负极，泄放的电流在器件中从正极流向负极，通过SCR结构中寄生的NPN型三极管和PNP型三极管的放大作用及相互的正反馈机制，最终完成了ESD电流的泄放。

同时本实施例在N型阱区2上方设置了超浅沟槽隔离区23(VSTI,Very ShallowTrench Isolation)，其属于一种氧化物，具有一定的绝缘能力，本实施例中的超浅沟槽隔离区23的厚度小于硅膜层4的厚度，其能够改变N型阱区2与硅膜层4之间的导电路径的宽度，增加器件的正极到负极的路径上的等效电阻(图2中的R1)，提高了SCR的维持电压，有效降低了SCR的漏电风险。

上述SCR结构的维持电压与超浅沟槽隔离区23的宽度呈正相关对应关系，当超浅沟槽隔离区23的宽度在0.1μm至5μm的范围内调节时，维持电压的调整范围为1V至9V。

如图2所示为本实施例的等效电路连接示意图，以详细说明本实施例结构的工作原理。SCR结构的开启电压取决于N型阱区2和P型阱区3之间PN结的雪崩击穿电压，此PN结发生雪崩击穿后，雪崩击穿产生大量的电子空穴对，在电场的作用下，电子向阳极漂移，空穴向阴极漂移，一旦P型阱区电阻RP上压降大于0.7V，NPN管就会被打开，NPN管的集电极会将电子电流注入N型阱区2，电子电流流经N型阱区电阻RN，开启PNP管，而PNP管的集电极和NPN管的基极相连，这样经PNP管放大的电流会返回NPN管，继续被NPN管放大，如此循环，即形成了正反馈，使SCR结构进入闩锁状态，从而将SCR结构稳定地工作在一个较低的维持电压Vh下。正反馈机制引发的闩锁效应使SCR具有良好的抗静电性能，同时也将SCR结构的本征维持电压钳位在一个较低的电压值，具体，维持电压Vh计算公式如下：

Vh＝V1+V2*(1+R1/RN)；

其中，V1为NPN管c极和e极之间的电压，V2为PNP管b极和e极之间的电压。

如图3所示为本实施例所提供的可控硅静电放电保护结构在设置不同超浅沟槽隔离区23宽度时的TLP测试曲线。可见，该结构的维持电压与所述超浅沟槽隔离区23的宽度呈正相关对应关系，当设置的超浅沟槽隔离区23的宽度从0.3μm增加至5μm时，该结构的维持电压可以控制在1V至9V不等，因此能够通过调节超浅沟槽隔离区23的宽度，实现SCR维持电压的调节。

经过模拟计算，本发明提供的SOI ESD保护用的可控硅结构可以应用于多种工艺的电路ESD防护设计，例如0.13μm 1.8V/3.3V或者0.18μm 1.8V/3.3V/5V工艺的电路，甚至工作电压更高的一些电路ESD防护设计。

本发明实施例中提供的技术方案，至少具有如下技术效果或优点：

本发明实施例通过将多晶硅制作在N型阱区和P型阱区上，通过向多晶硅施加一定的电压，以提供足够大的触发电流，辅助PN结雪崩击穿，从而使该可控硅结构具有较低的开启电压，快速触发闩锁效应，实现泄放ESD电流的目的，同时在N型阱区上方设置了超浅沟槽隔离区，利用超浅沟槽隔离区的绝缘能力，改变了导电路径的宽度，增加了导电路径上的等效电阻(即图2中的R1)，实现提高SCR的维持电压的目的，并且基于超浅沟槽隔离区良好的绝缘性能，有效降低了SCR的漏电风险，另外还能够通过调节超浅沟槽隔离区的宽度，实现SCR维持电压的调节。

尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包括这些改动和变型在内。