屏蔽栅沟槽型功率MOSFET器件及工艺方法

摘要

本发明公开了一种屏蔽栅沟槽型功率MOSFET器件及其工艺方法,本发明器件位于在半导体基片中且具有多个沟槽，沟槽内上半部为沟槽栅极，下半部为屏蔽栅；屏蔽栅由沟槽底部的第一介质层包裹，将屏蔽栅与半导体基片材质完全隔离，即屏蔽栅的底部、两侧以及顶部均具有第一介质层；所述沟槽上部的侧壁具有作为栅介质层的第二介质层，沟槽栅极与底部的屏蔽栅之间间隔有第一介质层，所述第二介质层的厚度小于第一介质层的厚度；所述沟槽下部的第一介质层的厚度向外侧的半导体基片材质中延伸超出上部的第二介质层外侧所在的投影范围。本发明通过将沟槽底部的厚介质层向基片延伸，缩小了沟槽间横向的间距，降低了导通电阻。