具有二维电子气沟道势垒层局部凹槽结构的霍尔传感器及其制作方法

摘要

一种具有二维电子气沟道势垒层局部凹槽结构的霍尔传感器及其制作方法，属于半导体传感器领域。在半导体衬底上依次生长缓冲层、外延层和势垒层，势垒层表面设有3个主电极C

说明书

技术领域

本发明涉及半导体传感器领域，尤其涉及一种具有二维电子气沟道势垒层局部凹槽结构的霍尔传感器及其制作方法。

背景技术

霍尔磁场传感器是目前使用最广泛的用于探测磁场大小的传感器类型之一，已经被广泛应用于生物医疗、汽车电子、空间探测等领域。霍尔传感器中评估器件性能的重要指标之一是电压或电流敏感度，而该指标主要受材料载流子迁移率的制约，迁移率越高，器件敏感度也越高。现有的半导体霍尔传感器的材料基本结构主要有两种，一种是基于均匀的单一体材料，另一种是基于以AlGaN/GaN和AlGaAs/GaAs为代表的III-V族半导体异质结。前者采用单一的半导体材料，结构简单，但是由于载流子运动方向没有限定，这种单一体材料的载流子迁移率相对较低。而后者异质结结构采用两种以上的半导体，其半导体异质结界面存在高密度的自发极化或者压电极化电荷，其极化电荷诱导电场或者势垒层(势垒层一般指异质结中带隙较宽的一侧材料)调制掺杂产生电场将吸引半导体内部或者表面的离化电子，在异质结界面势阱处汇聚形成二维电子气(2DEG)。由于二维电子气输运沟道无故意元素掺杂以及电子运动方向受限，这种结构的二维电子气将具有明显高出体材料的电子迁移率(一般高两倍以上)。霍尔传感器的敏感度受材料载流子迁移率制约，迁移率越高的器件，其敏感度也越高。因此，相对于单一体材料，基于半导体异质结材料结构制作的霍尔传感器，将具有更高的探测敏感度，具有广阔的应用前景。

然而，现有半导体异质结霍尔传感器也存在一些问题，其主要问题之一是二维电子气沟道的存在虽然能明显提高电子迁移率，但由于其异质结界面处存在过高的垂直于沟道方向的电场(纵向电场)，电子被完全束缚在界面沟道中，霍尔效应中洛伦兹力驱离载流子偏移原横向输运轨道的能力减弱，从而导致感测的电压或电流敏感度减小。

发明内容

为了解决上述现有技术中存在的问题，本发明提供一种具有二维电子气沟道势垒层局部凹槽结构的霍尔传感器及其制作方法，该霍尔传感器既能利用二维电子气的高迁移率优势，又能保证在弱磁场信号下运动中的载流子能发生有效偏移，从而提高器件探测敏感度。

技术方案如下：

一种具有二维电子气沟道势垒层局部凹槽结构的霍尔传感器，在半导体衬底上依次生长缓冲层、外延层和势垒层，所述势垒层表面设有3个主电极C₀、C₁和C₂，所述主电极C₁和C₂关于主电极C₀中心对称，所述主电极C₀和C₁之间、C₀和C₂之间均设置有凹槽结构，两凹槽结构关于主电极C₀中心对称，并且凹槽结构的宽度小于C₀和C₁或者C₀和C₂之间电极的间距，所述主电极C₀和C₁之间的凹槽结构上设置有感测电极S₁，所述主电极C₀和C₂之间的凹槽结构上设置有感测电极S₂，所述凹槽结构通过浅刻蚀从而保留下方完好的异质结界面。

进一步的，所述衬底为半导体或可支撑半导体外延生长的普通基底。

进一步的，所述衬底为Si、InAs、GaAs、SiC、GaN、ZnO、氧化镓、氮化硼、金刚石、蓝宝石、或石英中的任意一种。

进一步的，所述外延层和势垒层为可产生二维电子气的任意异质结材料组合。

进一步的，所述外延层采用GaAs，所述势垒层采用AlGaAs；或者所述外延层采用GaN，所述势垒层采用AlGaN或InAlN或AlN；或者所述外延层采用SiC，所述势垒层采用AlN。

进一步的，所述外延层和势垒层的背景载流子浓度范围为1.0～1.0×10¹⁸cm^-3。

进一步的，所述外延层厚度为0.1～200μm，所述势垒层厚度为2～100nm。

进一步的，所述主电极C₀、C₁和C₂的形状是矩形或者圆形；所述感测电极S₁和S₂完全覆盖凹槽结构或者覆盖凹槽结构部分区域。

本发明还包括一种具有二维电子气沟道势垒层局部凹槽结构的霍尔传感器制作方法，步骤如下：

S1、准备器件基底材料，包括衬底、缓冲层、外延层和势垒层，基底材料分别经过丙酮、乙醇、去离子水超声清洗，然后用氮气吹干、再用烘箱进行烘烤；

S2、利用光刻技术定义器件台面，经过涂胶、匀胶、光刻、显影形成刻蚀窗口，然后采用湿法或干法刻蚀技术刻蚀势垒层和外延层；

S3、利用光刻技术定义器件势垒层选区刻蚀区域，经过涂胶、匀胶、光刻、显影形成刻蚀窗口，然后采用湿法或干法刻蚀技术浅刻蚀势垒层，保持凹槽下方势垒层剩余厚度为1～20nm，采用湿法刻蚀或者低功率干法刻蚀工艺保证势垒层刻蚀表面平整；

S4、利用光刻技术定义各个电极区域，经过涂胶、匀胶、光刻、显影形成电极沉积窗口，采用电子束蒸发、磁控溅射、或者热蒸发生长多层金属薄膜欧姆接触电极，然后经过金属剥离、清洗、退火，形成金属/半导体欧姆接触；

S5、利用等离子体增强化学气相沉积、原子层沉积、低压气相沉积技术沉积SiO₂、Si₃N₄或Al₂O₃钝化层材料；

S6、利用光刻技术定义各个电极窗口，经过涂胶、匀胶、光刻、显影，然后采用湿法或干法刻蚀技术刻蚀钝化层，形成电极测量窗口。

进一步的，步骤S2中，势垒层和外延层的总刻蚀深度为20～2000nm。

本发明的有益效果是：

本发明所述的具有二维电子气沟道势垒层局部凹槽结构的霍尔传感器及其制作方法不完全刻蚀掉势垒层，保留完整的异质结界面结构可以保证二维电子气沟道同样具有高的电子迁移率，从而保证器件敏感度大小；选区浅刻蚀减薄势垒层可以降低该区域异质结界面处的纵向电场，增强载流子纵向偏移原输运轨道的能力，从而有利于提高器件敏感度；选区浅刻蚀势垒层减小该区域二维电子气浓度，可以明显增大该区域的电压降，从而提高电极感测信号，同样有利于提高器件敏感度。

附图说明

图1为本发明提出的具有二维电子气沟道势垒层局部凹槽结构设计的霍尔传感器结构示意图；

图2为本发明提出的霍尔传感器制作方法步骤示意图；

图3为提出的霍尔传感器电流或电压敏感度与器件势垒层浅刻蚀后剩余厚度之间的实验结果示意图。

具体实施方式

实施例1

本发明申请技术方案结构示意图如图1。在一半导体衬底上分别生长缓冲层、外延层和势垒层，衬底为半导体或其他任意可支撑半导体外延生长的普通基底，特别包括Si、InAs、GaAs、SiC、GaN、ZnO、氧化镓、氮化硼、金刚石、蓝宝石、或石英中的任意一种，不做特殊限定；外延层可以是GaAs、GaN或SiC，不做特殊限定；势垒层可以是与外延层相对应的AlGaAs、AlGaN(或InAlN或AlN)、或AlN，不做特殊限定，势垒层中的材料组分不做特殊限定，半导体异质结结构能产生二维电子气的所有材料组合和参数选择都在本专利限定范围。外延层和势垒层的背景载流子浓度范围为1.0～1.0×10¹⁸cm^-3。，外延层厚度为0.1～200μm，势垒层厚度D为2～100nm。器件表面包含3个主电极分别为C₀、C₁和C₂，电极C₁和C₂关于C₀中心对称，而电极C₀、C₁和C₂形状可为矩形或圆形，不作特殊限定。在电极C₀和C₁以及电极C₀和C₂之间的势垒层进行选区浅刻蚀以形成局部凹槽结构，两边凹槽关于C₀中心对称，凹槽的宽度小于C₀和C₁或者C₀和C₂之间电极间距，不做特殊限定。凹槽下方的势垒层剩余厚度d为1～20nm，该凹槽区域表面形成感测电极S₁和S₂，感测电极可以完全覆盖凹槽或者覆盖凹槽部分区域。主电极和感测电极与下面半导体之间形成良好的欧姆接触。

本发明提案可以将电极C₁和C₂作为公共端接地，在电极C₀通以电流或者电压，在电极S₁和S₂之间测量电势差；也可以将电极C₀接地，在电极C₁和C₂通以电流或电压，在电极S₁和S₂之间测量电势差。电极C₀、C₁之间的电流和C₀、C₂之间的电流大小相同且方向相反。如图1所示，当平行于器件表面方向，即z方向存在磁场时，由于电极C₀→C₁之间的电流以及C₀→C₂之间的电流与磁场相互垂直，因此载流子在运动过程中会受到垂直于电流方向和磁场方向的洛伦兹力的作用，在y方向发生纵向输运偏移，在两边S₁和S₂感测电极位置处，两边载流子纵向偏移方向相反，从而可以在感测电极S₁和S₂之间产生霍尔电势差而达到测量磁场大小的目的。本发明提案中二维电子气沟道势垒层进行选区浅刻蚀形成凹槽，凹槽下方的二维电子气沟道同样具有高的电子迁移率。另外，选区凹槽异质结界面处的纵向电场减弱，载流子纵向偏移输运能力明显增强，感测电极S₁和S₂之间霍尔电势差增大。进一步地，由于凹槽区域的电压降增大，器件的探测敏感度相对于单一体材料或者常规异质结结构(无选择势垒层局部凹槽结构)的霍尔传感器，将得到明显提高。

本发明提案中二维电子气沟道势垒层进行选区浅刻蚀形成凹槽，通过刻蚀部分厚度势垒层，调控异质结界面处的极化电荷，从而降低该区域二维电子气沟道中的纵向内建电场，增强载流子纵向偏移输运能力，提高感测电极S₁和S₂之间霍尔电势差。由于势垒层没有完全刻蚀掉，凹槽下方的二维电子气沟道同样具有高的电子迁移率；进一步地，由于凹槽区域的电压降增大，器件的探测敏感度相对于单一体材料或者常规异质结结构(无选择势垒层局部凹槽结构)的霍尔传感器，将得到明显提高。

实施例2

图2展示了本发明提案霍尔传感器制作基本流程:

第一步：具有异质结结构的器件芯片材料准备：

器件基底材料包括衬底、缓冲层、外延层和势垒层。器件材料分别经过丙酮、乙醇、去离子水超声清洗，每一步超声时间10min，然后用氮气吹干、烘箱110℃下烘烤10min以备用。

第二步：器件台面刻蚀隔离：

利用光刻技术定义器件台面，经过涂胶、匀胶、光刻、显影等步骤形成良好的刻蚀窗口，然后采用湿法或干法刻蚀技术刻蚀材料势垒层和外延层，总的刻蚀深度一般为20～2000nm。

第三步：势垒层选区浅刻蚀形成局部凹槽：

利用光刻技术定义器件势垒层选区刻蚀区域，经过涂胶、匀胶、光刻、显影等步骤形成良好的刻蚀窗口，然后采用湿法或干法刻蚀技术浅刻蚀材料势垒层，加工过程注意保持凹槽下方势垒层剩余厚度1～20nm，采用优化的湿法刻蚀或者低功率干法刻蚀工艺以保证势垒层刻蚀表面平整。

第四步：欧姆接触电极制作：

利用光刻技术定义各个电极区域，经过涂胶、匀胶、光刻、显影等步骤形成良好的电极沉积窗口，采用电子束蒸发、磁控溅射、或者热蒸发等沉积技术生长多层金属薄膜欧姆接触电极，然后经过金属剥离、清洗、退火，形成良好的金属/半导体欧姆接触。

第五步：钝化层沉积：

利用等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)、低压气相沉积(LPCVD)等技术沉积SiO₂、Si₃N₄或Al₂O₃等钝化层材料，从而降低器件漏电流并隔离外界污染。

第六步：电极窗口开启：

利用光刻技术定义各个电极窗口，经过涂胶、匀胶、光刻、显影等步骤，然后采用湿法或干法刻蚀技术刻蚀钝化层，形成电极测量窗口。

实施例3

1.器件结构参数

采用了Si衬底AlN为缓冲层的GaN材料外延片，其中外延层为非故意掺杂GaN，厚度为6μm，背景电子浓度为1×10¹⁶cm^-3，势垒层为AlGaN，厚度为30nm，Al组分为0.25。芯片的三个主电极C₀、C₁和C₂以及凹槽上的霍尔感测电极S₁和S₂宽度均为2μm，其中电极C₀与电极C₁、C₂间距均为8μm，电极C₀与电极S₁、S₂间距均为3.5μm。

2.器件制作流程

第一步：具有异质结结构的器件芯片材料准备：

器件材料分别经过丙酮、乙醇、去离子水超声清洗，每一步超声时间10min，然后用氮气吹干、烘箱110℃下烘烤10min以备用。

第二步：器件台面刻蚀隔离：

利用光刻技术定义器件台面，经过涂胶、匀胶、光刻、显影等步骤形成良好的刻蚀窗口，采用感应耦合等离子体刻蚀(ICP)技术刻蚀材料势垒层和外延层，刻蚀功率200W，气体流量150sccm，刻蚀时间300s，总的刻蚀深度为500nm。

第三步：势垒层选区浅刻蚀：

利用光刻技术定义器件势垒层选区刻蚀区域，经过涂胶、匀胶、光刻、显影等步骤形成良好的刻蚀窗口，然后采用低功率ICP浅刻蚀技术浅刻蚀材料AlGaN势垒层，刻蚀功率30W，气体流量50sccm，刻蚀时间90s，凹槽下方势垒层剩余厚度5、10、20、30nm。

第四步：欧姆接触电极制作：

利用光刻技术定义各个电极区域，经过涂胶、匀胶、光刻、显影等步骤形成电极沉积窗口，采用电子束蒸发法沉积Ti/Al/Ni/Au四层金属,每层金属对应厚度为20/120/45/55nm，利用高温退火炉，在850℃、N₂环境中退火30s，使之形成良好的欧姆接触，形成器件主电极和感测电极。

第五步：钝化层沉积：

利用等离子体增强化学气相沉积(PECVD)沉积100nm SiO₂、生长温度300℃。

第六步：电极窗口开启：

利用光刻技术定义各个电极窗口，经过涂胶、匀胶、光刻、显影等步骤，然后采用缓冲氢氟酸(BOE)腐蚀15s，形成电极窗口。

3.器件测试与评估

将主电极C₁和C₂作为公共端接地，而给予主电极C₀激励6V电压，同时在z轴负方向施加以1.0T的均匀磁场。电极C₀→C₁的电流在磁场作用下，电子受到-y方向洛伦兹力的作用，电极C₀→C₂的电流在磁场作用下，电子受到+y方向洛伦兹力的作用，因此可在电极S₁和S₂感测电势差。经过测量霍尔感测电极S₁与S₂之间的电势差计算其电流敏感度和电压敏感度，其结果如图3所示。从实验结果可以看出，器件的敏感度与势垒层浅刻蚀深度密切相关，随着刻蚀深度增加，器件的电流或电压敏感度都明显增加，在剩余5nm势垒层厚度的器件中，其电流或电压敏感度比完全未选区刻蚀的器件大5倍以上。实验结果证实了本发明技术方案的正确性和可行性。

本发明申请提出二维电子气沟道势垒层选区浅刻蚀形成局部凹槽的技术方案，主要有三方面的技术优势：1)不完全刻蚀掉势垒层，保留完整的异质结界面结构可以保证二维电子气沟道同样具有高的电子迁移率，从而保证器件敏感度大小；2)选区浅刻蚀减薄势垒层可以降低该区域异质结界面处的纵向电场，增强载流子纵向偏移原输运轨道的能力，从而有利于提高器件敏感度；3)选区浅刻蚀势垒层减小该区域二维电子气浓度，可以明显增大该区域的电压降，从而提高电极感测信号，同样有利于提高器件敏感度。

本发明技术方案对现有的异质结材料霍尔传感器产业是个重要的技术补充，本发明提出的霍尔传感器可应用于民用、航空航天、核电站、军工等众多领域。本发明所述的实施例，并非对本发明内容进行限定，其他具有二维电子气的异质结材料都适用于本发明提案涉及范围。任何其他钝化层生长(包括不同的生长技术、不同的钝化层组合或者也可直接省略钝化工艺步骤)、欧姆接触电极制作工艺(包括不同的金属选择、沉积方法、退火条件)或者台面刻蚀工艺，在基于实现本发明所述霍尔传感器基本功能目的下，都适用于本发明提案涉及范围。任何半导体浅刻蚀技术，在基于减薄势垒层的目的下，或者任何的修饰和改动，例如电极的尺寸和数量、形状的改变、等同替换等，都应涵盖在本发明的保护范围之内。