具有环栅式阴极的纳米真空间隙器件

摘要

一种半导体功率处理器件，包括阴极柱、围绕阴极柱的栅极、以及与阴极柱间隔一纳米真空间隙的阳极。一种半导体功率处理器件阵列，每个器件包括阴极柱、围绕阴极柱的栅极、以及与阴极柱间隔一纳米真空间隙的阳极。多个半导体功率处理器件可以按行和列排列，并且可以互相连接以满足不同应用的需求。该半导体功率处理器件阵列可以在单一块衬底上制造。

说明书

本申请涉及并要求2015年4月14日提交的美国临时专利申请系列号62/147,284的优先权和权益，其全部内容以引用方式并入本文。

技术领域

本申请的技术涉及纳米真空间隙功率开关半导体器件，尤其涉及一种通过环栅式阴极设计和纳米级真空间隙设计来提高频率范围、降低噪音并增强功率处理能力的器件。

背景技术

已知的真空间隙功率处理器件包括阴极、与阴极隔开的阳极、以及与阴极和阳极连接的控制电极（通常称为栅极）。通常而言，阴极为尖形结构，当受到足够强度的电场时，电子从尖形处发射出去；阳极提供所需的电场；控制电极控制电子从阴极到阳极的流动。

本领域技术人员可以明白的是，一些真空间隙器件可以在室温下工作，其阴极被称为“冷阴极”。而本申请的真空间隙器件与工作温度的关系不大。在本申请中，术语“阴极”确定为包括在室温和其他工作温度下运行的器件。术语“冷阴极”和“阴极”在本申请中可互换使用。

在一示例中，真空功率开关使用碳纳米管作为电子阴极。这种真空功率开关包括阴极、阳极、以及阴极和阳极之间的电流开关栅极。其中，阴极包括朝向阳极延伸的一组排列的碳纳米管。阳极是与碳纳米管冷阴极相对组装的板。控制电极装配为冷电极和阳极之间的格栅。在该示例中，格栅或栅极到阴极的距离相对较大，需要大的栅极偏置来实现所需的电场。

在另一示例中，功率开关器件为使用一组尖端的场发射式器件。这种器件包括发射体电极、阳极电极、锥形发射体和栅极[控制]电极组成。在发射体电极和阳极电极之间施加高电压时，发射体发射电子，从而主电流流动。通过向栅极提供控制信号，来控制主电流。由于栅极和阳极的距离相对较大，因此该示例需要相对大的偏置。

第三个示例是有关一种微功率开关，其使用具有尖端结构的阴极，以及控制电子流动的驱动方法。第三个示例的微功率开关包括：用于发射电子的冷阴极；用于捕获从冷阴极发射的电子的阳极；以及用于控制从冷阴极发射出的电子数量的控制电极。制成冷阴极的材料的电子发射势垒比控制电极的要小。施加于阳极的电位相对于冷阴极为正，施加于控制电极的电位等于或小于冷阴极的电位。此时，冷阴极停止发射电子。由于冷阴极到控制电极的距离相对较大，因此该示例也需要较大的偏置电压。

行业亟需一种基于半导体的真空间隙功率开关以高效发射电子，并能工作于高频、高效率及低噪音，而无需设置大的栅极偏置。本申请填补了这一关键需求。

发明内容

与现有技术不同的是，根据本申请的技术，真空间隙器件使用能够工作于较低电压的环栅式阴极，以及能够工作于低噪音及高频的纳米级真空间隙通道。如果间隙小于周围环境中的电子平均自由程，则器件不需要低压或真空条件，就能使器件成功运行。

根据本文教导的原理，功率处理器件包括阴极柱、围绕阴极柱的栅极、以及与阴极柱间隔一纳米真空间隙的阳极。阴极为环栅式结构，具有金属/电介质/半导体特征、或者金属/电介质/金属特征、或者类似纳米柱特征。

使用这种环栅式结构，使栅极更靠近阴极，从而可提供大的局部电场，而不需要相对大的栅极偏置电压。在硅内部使用纳米真空间隙结构增加了局部电场，从而可实现高效率的电子发射。

根据本发明的原理，纳米级真空间隙器件的设计不采用那种依靠单独器件的处理和封装的传统真空电子器件制造技术，而是通过更短的真空通道和晶片级处理，从而能够实现高速运行。与传统的半导体器件相比，这种真空电源开关还具有与真空功率处理器件相关的更高频率范围和更大功率处理能力。栅极的（gated）二维电子气（2DEG）场致发射结构的使用，进一步使低偏压下的电子发射效率更高。由于真空中弹道电子传输机制不存在传统半导体功率处理器件中所发生的散热现象，因此纳米级真空间隙通道能够低噪音运行。这种功率处理器件的潜在应用包括射频（RF）开关和高功率RF和微波应用。

附图说明

图1A是真空间隙功率处理器件的斜视图，图1B是根据本发明原理的图1A的真空间隙功率处理器件的横截面图；

图2A是根据本发明原理的器件的一实施例的剖开图，示出了内部各层的布局；

图2B是根据本发明原理的器件中阴极制作沿图2A的横截面B-B的更详细的横截面图；

图3是根据本发明原理的纳米真空间隙功率处理器件工作时的示意图；

图4是根据本发明原理的真空间隙器件的阴极在各种电场和功函数值时阴极中的电子隧穿概率的曲线图；

图5是描述图4所示曲线的等式中使用的功函数变量Φ的能量图；

图6A至图6I示出了根据本发明原理的纳米栅极真空功率器件的制造步骤；

图7是根据本发明原理的一种真空间隙功率处理器件阵列的轴测图。

具体实施方式

首先应当理解的是，虽然下面描述了示例性实施方式，但是可以使用好些方法来实现本申请的技术，无论这些方法目前是否已知。本申请技术绝不限于下面描述的示例性实施方式、附图和方案。另外，附图不一定按比例绘制。

图1A是真空间隙功率处理器件的斜视图，图1B是根据本发明原理的图1A的真空间隙功率处理器件的横截面图。在图1A中，阴极柱140可以由硅（Si）、氮化镓（GaN）、金刚石、碳化硅（Sic）或其他类似材料的衬底130制成。其他实施例包括取一块硅衬底，并沉积其他合适的材料，例如纳米晶体金刚石，以用金刚石层形成阴极。在图1A中，阴极柱140是具有圆形横截面的圆柱形。本领域技术人员可以理解的是，柱体140不一定是圆形横截面的圆柱形，它可以具有任何横截面形状，并且从柱的顶部到底部的形状可以各不相同。例如，阴极柱140可以是具有任意形状横截面的任何棱柱体或金字塔。另一示例中可以是尖锥体。柱体的横截面尺寸一般小于1微米。但是，横截面尺寸可以在100nm至1μm之间。环栅式阴极结构102包括阴极140、栅极110、以及栅极和阴极之间的电介质104。首先通过在圆柱形阴极柱140的一侧形成电介质层104，然后在电介质层104的一侧形成金属栅极层110，来形成环栅式结构102（参见图1B）。阴极接触部114形成于衬底130的顶部，与阴极柱140相邻。电介质层104将栅极110与阴极接触部114绝缘。电介质层104还在阴极柱140的顶部上方形成间隔物。阳极112形成在阴极柱140顶部的上方，并通过电介质层104与阴极柱分开，以形成纳米真空间隙160（图1B）。一般地，阴极140和阳极112是相同材料，例如Si、GaN、金刚石、SiC或其他类似材料。然而，本领域技术人员可以理解，阳极可以是其他材料。诸如高k电介质Al₂O₃的电介质层104、诸如铝的金属栅极层110、诸如钛的阴极接触部114和诸如钛的阳极接触部116可以是任何合适的材料。本申请中使用的术语“纳米真空间隙”是指具有通常小于100nm的宽度并且真空压力通常小于1托（Torr）的间隙。然而，本领域技术人员可以理解，该间隙的宽度可以在1nm和1μm之间，但是，间隙宽度优选为10nm到1μm之间。本领域技术人员还可以理解的是，间隙中的真空压强可以为1毫托（microtorr）到大气压强之间，但是优选为1毫托（millitorr）到10托之间的压强。电介质层104还使阴极柱140和栅极层110跟阳极112绝缘。阳极接触部116形成在阳极112的顶部。本领域技术人员可以认识到，图1A和图1B示出的是功率处理器件100的一种设置方式，但是其他不同实施方式中根据本发明原理可以形成不同的层的设置。

实施时，阴极接触部114保持在第一电位，阳极接触部116保持在比第一电位高的第二电位。阴极柱140的表面和阳极112之间形成电场。如果电场足够大，阴极140的顶部将发射电子到纳米真空间隙160和阳极112中，并且电流从阴极140流向阳极112。（电介质104不具有自由电子，不发射电子）。栅极110处保持第三控制电位。栅极110处的电位控制阴极140顶部发射出的电子的数量，并因此控制了从阴极140流到阳极112的电流。改变控制栅极110处的电位，以产生从阴极140流到阳极112所需的电流。

图2A是根据本发明原理的真空间隙处理器件200的一实施方式的详细结构剖开图。器件200包括环栅式阴极结构202、纳米级真空间隙260和顶部阳极212。器件200是制作在衬底230上。阴极240在衬底230上形成为所希望的横截面的柱体，其被控制电极或栅极210围绕。控制电极或栅极210符合阴极的形状，其可以是圆柱形、椭圆形、卵形或矩形或任意多边形形状。顶部阳极212制作在阴极240上方，并通过纳米级真空间隙260与阴极240分离。孔203能使纳米级真空间隙260中的气体被排空以实现真空。216是阳极接触部，207是将阳极与填充材料206隔离的绝缘体，208是能够钝化器件的填充材料，214是由合适材料制成的阴极接触部。

实施时，如上述的器件制作中所描述的那样，真空间隙260中形成真空，将电势施加到阴极240和顶部阳极212以在真空间隙260中形成足以导致电子离开阴极240并移动到顶部阳极212的电场。这些电子在阴极240和顶部阳极212之间形成电流。由于阴极240和顶部阳极212之间的真空间隙为纳米级，因此采用阴极240和顶部阳极212之间相对低的电势差以及栅极210处的低偏压，可以提供所需的电场。

施加到控制电极即环栅210的电势在阴极柱240和阴极/真空边界处形成电场。该电场控制阴极柱240内的导电路径。该导电路径内的电子密度和穿过阴极/真空边界的电场将控制阴极240和顶部阳极212之间流动的电流。

图2B是根据本发明原理的环栅结构202 沿图2A的器件200的截面B-B的更详细的横截面图。在图2B中，阴极柱240形成在衬底230上，并被电介质层204和金属栅极层210围绕。填充层208是能够使器件钝化的任何电介质，填充层围绕金属层。平整化顶部表面209。

图3是纳米真空间隙处理器件300的示意图。功率处理器件300表示为如图1所示的单个功率处理器件100，或者表示为如图7所示的多个相互连接的功率处理器件的组合700。在图3中，器件300的阴极340耦接到电源电压源302的负极端子。电源电压源302的正极端子通过负载308耦接到功率处理器件300的阳极312。电源电压源通常是恒定（DC）电压源。器件300的阴极340还耦接到控制电压源304的负极端子。控制电压源的正极端子耦接到功率处理器件300的控制栅极310。控制电压源通常会通过功率处理器件300和负载308来提供表示所需电流的可变电压。

实施时，功率处理器件300产生的电流随着来自控制电压源的控制电压而变化。功率处理器件300的操作性能通常取决于制造细节，例如所使用的材料、冷阴极-阳极纳米真空间隙的宽度、冷阴极的横截面积、等等。阴极-栅极电压为大约10伏并且通常小于10伏时，能够使电子从冷阴极340发射到阳极312。阳极电流呈指数级地依赖于阴极-栅极电压。器件的击穿场预计约为1 kV/μm。

图4示出了根据本发明原理的真空间隙器件内的阴极在各种电场和功函数Φ时，穿过二维电子气（2DEG）/真空势垒即从阴极240的表面进入周围真空的电子隧穿几率。图4所示为模拟结果，代表了各种功函数的近似设备行为。

图4中，隧穿几率T由下式计算：

（1）

其中m_ox是有效电子质量，q是电子电荷，ℏ是普朗克常熟除以2π，Φ是功函数（容后描述），E是电场。如图4所示，当电场E小于10⁷>7V/cm，隧穿几率T升高到10^-10以上。当电场E接近10⁹>0），这意味着几乎所有的电子都隧穿过真空。另外，较小的功函数Φ提升了相同电场E的隧穿几率T。也就是说，势垒的减少导致了高的电子隧穿几率T。

图5是上述描述图4所示曲线的等式中使用的功函数变量Φ的能量图。费米能级和进入真空的发射能级之间的能量差被称为功函数，由符号Φ表示。

图6A至图6I是示出了根据本发明原理的纳米栅极真空功率器件的晶片级制造中的步骤的制造图。为了增加2DEG/真空界面处的局部电场，使用如图6A至图6I所示的自限制氧化技术来制作柱结构。

在图6A中，使用光刻/蚀刻工艺在衬底630上制作粗糙的硅柱体形状。柱体的高度可以根据具体设计而变化，但是它们通常在μm范围内。在粗糙的硅柱体形状的表面上形成硅氧化层，如图6B所示。使用硅氧化和蚀刻工艺细化柱体尺寸，如图6C所示。这种自限制过程将光刻确定的硅柱体（图6A）做成纳米级圆柱体640。将纳米级圆柱体640制作成横截面尺寸小于1微米。在本申请中，示出的圆柱体640（图2A）具有直径小于1微米的原型横截面（参见图1A）。然而，可以将纳米柱640制作成具有任意形状的横截面。例如，纳米柱640可以被制作成具有宽度小于1微米的多边形横截面，更具体地，为方形横截面（图未示出）。此外，纳米柱640可以根本不是圆柱体，而是沿其长度具有变化的横截面的柱体。

一旦形成硅纳米圆柱体640，通过原子层沉积（ALD）形成环栅结构，如图6D所示。通过ALD沉积或氧化硅衬底630的表面来制造电介质层604。电介质层604围绕纳米圆柱体640的一侧制作，厚度小于100nm。利用ALD工艺或斜角蒸发工艺，在电介质层604顶部制作金属层610，金属层围绕纳米柱640。栅极金属层610的厚度在1nm到5微米之间。通过离子注入或其他技术，来形成阴极接触部614，该其他技术取决于用于制造的半导体。阴极接触部可以由任何合适的材料制成，并且可以制成所需的厚度，只要阴极接触部能提供足够的电流。

在图6E中，通过例如旋涂或沉积将填充材料668沉积在电介质层604和金属层610形成的凹陷中。填充物优选能够钝化表面的电介质。使用化学-机械整平（CMP）工艺来平整化顶表面669，以完成环栅阴极640过程的制作。

在图6F中，在已平整化的衬底的顶部上沉积牺牲层672，牺牲层可以是薄的电介质层，以随后形成纳米真空间隙。牺牲层672的厚度决定了纳米真空间隙的宽度，不同器件设计中间隙的宽度不同。然而，如上所述，纳米真空间隙通常小于100nm。与电介质层604相比，用于牺牲层672的材料必须具有不同的蚀刻特性，以使得牺牲层672在随后的蚀刻中，其蚀刻剂不会蚀刻电介质层604。在牺牲的电介质层672顶部上沉积覆盖层674，覆盖层可以是多晶硅，阳极形成于其中。

随后制作类似于阴极640的环栅结构。在图6G中，通过氧化或ALD沉积围绕将成为栅极控制阳极的阳极而形成氧化硅或其他电介质材料的电介质层682。通过ALD或其他沉积方法围绕电介质层682制作金属阳极栅极684。该金属阳极栅极684和栅极的（gated）多晶硅674通过电介质层682提供栅极的（gated）阳极结构。该结构在多晶硅层674内产生导电路径，并能够控制电子流通过阳极。然而，如果多晶硅层674的掺杂量足够大，即大于1 x 10¹⁹/>3，则栅极结构不是必需的。在一优选实施方式中，多晶硅层674为掺杂有磷的n掺杂。在形成栅极之后，通过ALD或其他沉积方法制作填充层686，以使器件平整。还将形成隔离层，其中通过蒸发将形成与阳极或阳极栅极的金属接触部。

在图6H中，为了去除牺牲电介质层672，通过诸如电感耦合的等离子体反应离子蚀刻的干蚀刻，蚀刻出孔616，使其穿过隔离层686和覆盖层674而到达牺牲层672。蚀刻工艺，其可以是湿蚀刻工艺，可用于选择性地蚀刻牺牲的电介质层672。为确保牺牲的电介质层672不被完全去除，优选缓蚀刻工艺。此外或者替代地，可以在电介质牺牲层672中横向插入蚀刻停止层，以便更好地控制沟道蚀刻工艺。例如，可以使用NH₄OH蚀刻剂来选择性地去除SiO₂上的Al₂O₃。

在图6I中，去除牺牲的电介质层672的一部分以形成阳极612，以及在阴极640和阳极612之间形成纳米真空间隙660。在实施时，孔616用于使纳米间隙660的气体排出以形成器件的真空条件。本领域技术人员可以理解，功率处理器件的其他设置方式也是落在本发明原理之内，并且可以使用其他制造步骤和工艺来生产这样的功率处理器件。

本领域技术人员可以认识到，图6A至图6I所示的制造过程旨在根据本发明原理制造纳米真空间隙处理器件的二维阵列。图7是根据本发明原理的一种真空间隙功率处理器件阵列的轴测图。图7中用虚线示出了阵列700的相邻功率处理器件的行ROW 1至ROW N（未示出）和列COL 1至COL M（未示出）。阵列中的功率处理器件的面密度（即，单位区域内的功率处理器件的数量）大于10⁵/mm²。阵列中的功率处理器件的线密度（即，单位长度内的功率处理器件的数量）大于100/mm。一行中每个器件的阳极712互连，每列中每个器件的栅极710互连。使用互连的各个纳米真空间隙器件的阵列700基本上能够通过组合阵列700中各功率处理器件的相应功率输出来实现更高的功率输出。

再次参考图1，环栅结构102包括大的电场以在阴极纳米柱140的内部形成电子通道。更重要的是，该电子通道的末端将产生强场，极大地减少了如图4和图5所示的2DEG/真空势垒。势垒厚度的降低将导致高的电子发射效率。

使用纳米级真空间隙减少了在阴极和阳极之间引起电流所需的偏置电压。纳米级真空间隙结合真空中电子的弹道传输，可以实现高频和低噪音运行。低电压、高发射效率的阴极提供了高的电流密度。根据本发明原理的功率处理器件与真空器件的校稿击穿电压一起，为纳米级真空间隙器件阵列提供了高功率处理能力。

在不脱离本发明的范围的前提下，可以对本文描述的系统、器件和方法进行修改、添加或省略。系统和器件的组件可以集成在一起或者分离。此外，系统和器件的操作可以由更多、更少或其他组件来执行。方法可以包括更多、更少或其他步骤。另外，可以以任何合适的顺序执行各步骤。如本文中所使用的那样，“每个”是指一组中的每个成员，或者一组的子集中的每个成员。

为了协助专利局和发表本申请的任何专利的读者来解读所附权利要求书，申请人希望注意的是，除非采用“装置，用于……”或“步骤，用于……”来清楚地引用，否则不能根据美国法典第35卷第112节第6段来解释任何所附权利要求或权利要求要素。

本文至少公开了以下内容。一种半导体功率处理器件，包括阴极柱、围绕阴极柱的栅极、以及与阴极柱间隔一纳米真空间隙的阳极。一种半导体功率处理器件阵列，每个器件包括阴极柱、围绕阴极柱的栅极、以及与阴极柱间隔一纳米真空间隙的阳极。多个半导体功率处理器件可以按行和列排列，并且可以互相连接以满足不同应用的需求。该半导体功率处理器件阵列可以在单一块衬底上制造。

本文描述的所有元件、部分和步骤均被优选地包括。可以理解的是，对于本领域技术人员来说显而易见的是，任何这些元件、部分和步骤均可以被其他元件、部分和步骤所替代，也可以被一起删除。

概念

本文至少公开了如下概念：

概念1. 一种半导体功率处理器件，包括：

阴极柱；

围绕所述阴极柱的栅极；

与所述阴极柱间隔一纳米真空间隙的阳极。

概念2. 如概念1所述的器件，其中所述阴极柱为任意横截面的棱柱体。

概念3. 如概念1或2所述的器件，其中所述阴极柱的宽度为100nm至1μm之间。

概念4. 如概念1或2或3所述的器件，其中所述阴极柱的高度为10nm至10μm之间。

概念5. 如前述任一概念所述的器件，其中所述阴极柱为角锥体。

概念6. 如概念5所述的器件，其中所述角锥体的横截面为圆形。

概念7. 如概念5所述的器件，其中所述角锥体的横截面为任意的多边形。

概念8. 如前述任一概念所述的器件，其中所述阴极柱的从柱底部至柱顶部的横截面各不相同。

概念9. 如前述任一概念所述的器件，其中所述阴极柱与所述阳极的距离宽度在1nm和1μm之间。

概念10. 如前述任一概念所述的器件，其中所述栅极包括：

在所述阴极柱的侧面并围绕所述阴极柱的电介质层；

在所述阴极柱的侧面并围绕所述电介质层的栅极层。

概念11. 如前述任一概念所述的器件，其中所述纳米真空间隙中的真空度为1微托至10托之间。

概念12. 如前述任一概念所述的器件，其中所述器件整片制作于半导体衬底上。

概念13. 如概念12所述的器件，其中所述半导体衬底选自包含硅、氮化镓、金刚石和碳化硅的组。

概念14. 如概念1所述的器件，其中所述阳极的材料选自包含硅、氮化镓、金刚石和碳化硅的组。

概念15. 一种衬底，其上方具有一组重复的如概念1所述的器件，每一所述器件包括阴极柱、围绕所述阴极柱的栅极、以及与所述阴极柱间隔一纳米真空间隙的阳极，其中该组所述器件相互连接。

概念16. 一种半导体功率处理器件阵列，每一半导体功率处理器件包括阴极柱、围绕所述阴极柱的栅极、以及与所述阴极柱间隔一纳米真空间隙的阳极。

概念17. 如概念16所述的器件阵列，其中所述阵列包括布置为呈相邻行和列排列的功率处理器件。

概念18. 如概念17所述的阵列，其中一行中相邻的所述功率处理器件的阳极相互连接。

概念19. 如概念17或18所述的阵列，一列中相邻的所述功率处理器件的栅极相互连接。

概念20. 如概念17或18或19所述的阵列，其中所述阵列中的功率处理器件的面密度大于105个器件每平方毫米。

概念21. 如概念17或18或19或20所述的阵列，其中所述阵列中的功率处理器件的线密度大于100个器件每毫米。

概念22. 一种在半导体衬底上制作功率处理器件的方法，包括：

制作阴极柱；

围绕所述阴极柱制作栅极；

制作与所述阴极柱间隔一纳米真空间隙的阳极。

概念23. 如概念22所述的方法，其中所述制作阴极柱包括：

在半导体衬底上使用光刻/蚀刻工艺制作柱体；

在所述衬底和所述柱体的顶上形成衬底氧化层；

使用衬底氧化/蚀刻工艺细化所述柱体，以使所述柱体的尺寸小于1微米。

概念24. 如概念22或23所述的方法，包括细化所述阴极柱以使之具有圆形横截面。

概念25. 如概念22或23所述的方法，包括细化所述阴极柱以使之具有多边形横截面。

概念26. 如概念22或23或24或25所述的方法，其中所述围绕所述阴极柱制作栅极包括：

围绕所述阴极柱形成一电介质层，其厚度小于100nm；

在所述电介质层上沉积一金属栅极层，采用原子层沉积使之围绕所述阴极柱，且厚度为1nm至5微米之间。

概念27. 如概念26所述的方法，还包括：在围绕所述阴极柱制作所述栅极之后，采用离子注入工艺在所述衬底中的所述电介质层下方注入阴极接触部。

概念28. 如概念26或27所述的方法，还包括：在围绕所述阴极柱制作所述栅极之后：

在所述衬底中采用填充材料填充沉降；

利用化学-机械整平工艺平整化所述衬底。

概念29. 如概念26或27或28所述的方法，其中所述制作与所述阴极柱间隔一纳米真空间隙的阳极包括：

在所述衬底的表面上沉积牺牲层；

在所述牺牲层的表面上沉积覆盖层；

钻孔使之从所述覆盖层穿透至所述牺牲层；

利用蚀刻工艺去除所述牺牲层的一部分以在所述阴极和阳极之间形成纳米真空间隙。

概念30. 一种使用半导体功率处理器件的方法，所述半导体功率处理器件具有包括阴极柱和阴极接触部的阴极、围绕所述阴极柱的栅极、以及与所述阴极柱距离一纳米真空间隙并连接到阳极接触部的阳极，所述方法包括：

在所述阴极接触部和所述阳极接触部之间耦接电源电压源和负载；

在所述阴极接触部和所述栅极之间耦接控制电压源；

改变所述控制电压源的电压以改变通过所述负载的电流。