一种基于硅通孔互连的系统级封装的电磁耦合抑制方法

摘要

本发明提供一种基于硅通孔(TSV，Through Silicon Via)互连的系统级封装的电磁耦合抑制方法，通过设置栅格地结构和P+接触阵列形成电磁屏蔽平面，虚拟电磁屏蔽平面之间采用接地TSV阵列连接，最终形成一个三维的全局电磁屏蔽结构，同一层衬底的横向电磁耦合通过分散电磁屏蔽单元和接地TSV阵列来抑制，垂直方向的电磁耦合通过虚拟电磁屏蔽平面来屏蔽，从而同时实现水平方向和垂直方向的衬底电磁耦合隔离。本发明方法为干扰噪声源设计低阻抗的本地回路，引导噪声电流在局部区域形成回路，以达到防止噪声耦合到其它地方的目的，解决了当前电磁屏蔽技术对三维传递噪声抑制能力差，屏蔽带宽和屏蔽性能不足的问题。

说明书

技术领域

本发明涉及系统级封装设计领域，更具体地，涉及一种基于硅通孔互连的系统级封装的电磁耦合抑制方法。

背景技术

半导体工艺正向着高速度、高密度的方向不断发展，目前已经出现了多种具有功能丰富、性能优越、成本低廉等特性的微电子系统集成体，如MCM(Multiple Chip Module)、SoC(System on Chip)、SoP(System on Package)和SiP(System in Package)等。新型小尺寸TSV(Through Silicon Via，硅通孔)封装互连技术的出现和成熟使三维集成电路(3D IC)的发展进入一个新的时代。3D TSV是通过在芯片和芯片之间、晶圆和晶圆之间制作垂直通孔，实现芯片之间互连的最新技术。与以往IC封装引线键合和使用凸点的叠加技术不同，TSV能够使芯片在三维方向上堆叠的密度最大、外形尺寸最小，并使得芯片间的互连长度最短，大大改善芯片速度并提升低功耗性能。

3D TSV SiP是指在三维堆叠的晶圆与晶圆或是芯片与芯片之间采用TSV技术实现垂直互连的一种新型的系统级封装技术，一般包括处理器、存储器、传感器、数字逻辑模块、模拟/RF电路模块和无源器件等各种异类电路的聚合。3D TSV SiP的设计涉及众多方面，需要解决“电”、“热”、“力”等重要问题。其中“电”指的是电设计问题，即电磁完整性问题，包括信号完整性(Signal Integrity,SI)、电源完整性(Power Integrity,PI)和电磁干扰(Electromagnetic Interference,EMI)三方面。3D TSV SiP采用新型TSV三维垂直互连结构，具有更高的速度和集成度、更低的供电电压等特点，从而导致更为严峻的电特性分析与设计问题，如果设计不当，将严重影响系统的数据传输速度和可靠性。在3D TSV SiP中，TSV作为垂直穿透硅衬底实现芯片和芯片、晶圆和晶圆之间的垂直互连，亦同时成为了电磁耦合的重要源头，引起更加复杂的三维横向和纵向电磁耦合。此外，三维芯片堆叠和TSV垂直互连使得耦合路径复杂多样，包括TSV-TSV、TSV-同一衬底的有源电路、TSV-不同衬底的有源电路、衬底-衬底之间的电磁耦合等。因此，三维集成使得电磁耦合问题更加复杂，噪声传递是全局全方向的，而之前的相关耦合噪声抑制技术主要针对的是同一衬底上的噪声耦合，应用于三维集成的情况存在局限。

发明内容

本发明提供一种基于硅通孔互连的系统级封装的电磁耦合抑制方法，该方法可解决当前电磁屏蔽技术的三维抑制能力、屏蔽带宽、屏蔽性能不足的问题。

为了达到上述技术效果，本发明的技术方案如下：

一种基于硅通孔互连的系统级封装的电磁耦合抑制方法，通过设计一种三维电磁屏蔽结构来实现电磁耦合抑制，该三维电磁屏蔽结构的设计过程包括以下步骤：

S1：在若干层堆叠的每一层硅衬底氧化层表面上使用金属条构造栅格地结构；

S2：在每一层硅衬底表面上的金属条栅格地的交叉处下设置P+接触单元形成P+接触阵列，所述P+接触单元穿透硅衬底氧化层并与衬底直接接触；

S3：利用阵列式分布的TSV打通硅衬底表面的氧化层并连接相邻各层衬底上的栅格地结构形成统一的电磁屏蔽结构。

进一步地，所述步骤S1的具体过程如下：

在硅衬底氧化层表面，使用铜金属条构造栅格地结构，栅格地结构在高频时为硅衬底耦合噪声提供低阻抗返回路径，进而屏蔽高频情况下的电磁耦合。

进一步地，所述金属栅格地结构为金属条横纵交叉形成的栅格状结构，铺设于硅衬底表面氧化层上。

进一步地，通过分布于每一层硅衬底氧化层上的栅格地结构和直接接触衬底的P+接触阵列的配合在硅衬底表面形成电磁屏蔽平面，在每一层衬底中的横向电磁耦合低频时主要通过分散的P+接触阵列来抑制，高频时主要通过栅格地结构来抑制，而深入到衬底深处的耦合噪声通过接地TSV阵列来抑制，垂直方向上的电磁耦合由电磁屏蔽平面来屏蔽，从而同时实现水平方向和垂直方向的电磁耦合屏蔽。

进一步地，所述P+接触单元为方形，位置居于每一层硅衬底金属条栅格地结构的交叉处下。

进一步地，所述金属条栅格地结构将分散的P+接触单元连接起来，各个金属条横纵分布，垂直相交，间隔相等，它们所形成的栅格地结构在硅衬底上完全铺展，实现地平面的效果。

进一步地，所述接地TSV阵列吸收高频时深入到硅衬底深处的耦合噪声，提升电磁屏蔽结构的噪声吸收和抑制能力。

与现有技术相比，本发明技术方案的有益效果是：

本发明通过设置栅格地结构和P+接触阵列形成电磁屏蔽平面，虚拟电磁屏蔽平面之间采用TSV阵列连接，最终形成一个三维的全局电磁屏蔽结构，同一层衬底的横向电磁耦合通过分散电磁屏蔽单元和TSV阵列来抑制，垂直方向的电磁耦合通过虚拟电磁屏蔽平面来屏蔽，从而同时实现水平方向和垂直方向的衬底电磁耦合隔离，本发明方法为干扰噪声源设计低阻抗的本地回路，引导噪声电流在局部区域形成回路，以达到防止噪声耦合到其它地方，解决当前电磁屏蔽技术的三维耦合噪声抑制能力差以及屏蔽带宽、屏蔽性能不足的问题。本发明方法具备三维全局适用特性，即电磁屏蔽结构能够在3D IC的所有硅衬底上全局应用以满足3D TSV IC电磁耦合新特性的要求。本发明方法可以在小尺寸封装中实现宽频带电磁抑制，带宽覆盖从DC附近至高达50GHz超宽频带，能够满足SiP高性能的需求。

附图说明

图1为本发明三维电磁屏蔽结构的3D TSV SiP的侧视图；

图2为本发明三维电磁屏蔽结构的3D TSV SiP的俯视图；

图3为本发明无电磁屏蔽措施的3D TSV SiP的侧视图；

图4为本发明无电磁屏蔽措施的3D TSV SiP的俯视图；

图5为本发明分别添加了所提出电磁屏蔽措施和无三维电磁屏蔽措施时TSV-TSV耦合的噪声传递函数曲线对比。

具体实施方式

附图仅用于示例性说明，不能理解为对本专利的限制；

为了更好说明本实施例，附图某些部件会有省略、放大或缩小，并不代表实际产品的尺寸；

对于本领域技术人员来说，附图中某些公知结构及其说明可能省略是可以理解的。

下面结合附图和实施例对本发明的技术方案做进一步的说明。

实施例1

如图1-3所示，一种基于硅通孔互连的系统级封装的电磁耦合抑制方法，通过设计一种三维电磁屏蔽结构来实现电磁耦合抑制，该三维电磁屏蔽结构的设计过程包括以下步骤：

S1：在若干层堆叠的每一层硅衬底氧化层表面上使用金属条构造栅格地结构；

S2：在每一层硅衬底表面上的金属条栅格地的交叉处下设置P+接触单元，所述P+接触单元穿透硅衬底氧化层并与衬底直接接触；

S3：利用阵列式分布的TSV打通硅衬底表面的氧化层并连接相邻各层衬底上的栅格地结构形成统一的电磁屏蔽结构。

步骤S1的具体过程如下：

在硅衬底氧化层表面，使用铜金属条构造栅格地结构，栅格地结构在高频时为硅衬底耦合噪声提供低阻抗返回路径，进而屏蔽高频情况下的电磁耦合。

栅格地结构为金属条横纵交叉形成的栅格状结构，铺设于硅衬底表面氧化层上；通过分布于每一层硅衬底氧化层上的栅格地结构和直接接触衬底的P+接触阵列的配合在硅衬底表面形成电磁屏蔽平面，在每一层衬底中的横向电磁耦合低频时主要通过分散的P+接触阵列来抑制，高频时主要通过栅格地结构来抑制，而深入到衬底深处的耦合噪声通过接地TSV阵列来抑制，垂直方向上的电磁耦合由电磁屏蔽平面来屏蔽，从而同时实现水平方向和垂直方向的电磁耦合屏蔽；P+接触单元为方形，位置居于每一层硅衬底金属条栅格地结构的交叉处下；栅格地结构将分散的P+接触单元连接起来，各个金属条横纵分布，垂直相交，间隔相等，它们所形成的栅格地结构在硅衬底上完全铺展，实现地平面的效果；接地TSV阵列吸收高频时深入到硅衬底深处的耦合噪声，提升电磁屏蔽结构的噪声吸收和抑制能力。

本发明提供的三维宽带电磁屏蔽技术的主要特点就是在三维堆叠的所有硅衬底上同时构造栅格地结构和P+接触阵列结构，并利用接地TSV阵列实现层间互连形成全局的三维电磁屏蔽结构。栅格地结构和P+接触阵列结构均匀地在整个硅衬底上展开，以实现全局性抑制效果。

以三层堆叠的情况为原型，尺寸为400um×400um，衬底为经过减薄的硅衬底，厚度为10um，电导率为10S/m。用于实现层间互连的TSV直径为5.5um，其中介质层为二氧化硅层，厚度为0.25um，TSV内部填充金属材料为铜。相邻层的晶圆与晶圆或芯片与芯片之间采用苯并环丁烯(Benzocyclobutene,BCB)材料实现隔离。苯并环丁烯具有良好的电绝缘性能，在多层设计中可用来对不同层之间的布线进行隔离，苯并环丁烯隔离层的厚度为10um。对于该原型，硅衬底之间的垂直距离不超过20um，这个距离远小于硅衬底的横向尺寸，因此垂直耦合的影响甚至要比同一硅衬底内的横向耦合更加严重。

本发明提出的三维电磁屏蔽技术，通过构造能够嵌入或集成到晶体管电路设计当中的小尺寸电磁屏蔽单元，形成周期的屏蔽结构，获得三维全方位电磁屏蔽效果。对于本实施例的具体实施办法是：在硅衬底上构造P+接触阵列，如图1所示，P+接触直接与衬底相接触，可以为从有源电路耦合到衬底的噪声提供低阻抗的返回路径，实现噪声的吸收与屏蔽。一般地，P+接触的尺寸越大，噪声吸收效果越强。本实施例中P+接触为方形，尺寸为10um×10um，位置居于栅格地交叉处以下，图2中标出了其中一个P+接触单元的位置。此外，在硅衬底氧化层表面，使用铜金属条构造栅格地结构，铜金属条即栅格线宽度越大，结构的噪声吸收能力更强，噪声抑制效果更好。本实施例中金属条宽度为10um，厚度为1um，在栅格地交叉处实现与P+接触的互连。栅格地结构除了能够将分散的P+接触单元连接起来，更重要的是能够在高频时为衬底耦合噪声提供低阻抗返回路径，获得高频情况下的电磁屏蔽效果。栅格地结构和P+接触阵列的结合可以在衬底表面附近形成虚拟地平面，能够有效地抑制垂直方向上的电磁耦合。另外，构造穿透衬底和隔离层的接地TSV阵列，连通不同层的栅格地结构，接地TSV阵列的密度越高，高频时的电磁屏蔽效果越好。本实施例中构造4×4的接地TSV阵列，TSV的参数如前所述。接地TSV阵列可以吸收高频时深入到衬底深处的耦合噪声，提升电磁屏蔽结构的噪声吸收和抑制能力。

根据以上尺寸在全波仿真软件中进行建模仿真，重点针对情况较为严重的TSV-TSV耦合，分析对比应用了本发明提出的三维电磁屏蔽技术及无电磁屏蔽措施情况下的频域结果，验证了三维电磁屏蔽结构的有效性和实用性。在全波仿真软件中，对无电磁屏蔽措施的模型仿真得到的噪声传递函数曲线(S21参数曲线)如图5，可以看出，随着频率升高，噪声的耦合传递更加严重，将其与应用了本发明的电磁屏蔽措施的模型仿真得到的噪声传递函数曲线(S21参数曲线)作对比可以看出，本项目提出的基于分散衰减机理的电磁屏蔽结构从DC到50GHz频率范围内均表现出极佳的电磁屏蔽性能。对于TSV-TSV耦合，与无电磁屏蔽措施相比，低频最高改善了78.53dB，高频改善了至少45.05dB。由于所应用的三维电磁屏蔽结构是周期性的，它的电磁耦合抑制效果对于整个3D IC都有效，屏蔽效果具有全局性。

相同或相似的标号对应相同或相似的部件；

附图中描述位置关系的用于仅用于示例性说明，不能理解为对本专利的限制；

显然，本发明的上述实施例仅仅是为清楚地说明本发明所作的举例，而并非是对本发明的实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明权利要求的保护范围之内。