薄BOX金属背栅极薄SOI器件

摘要

使用具有厚度小于20nm的硅层的绝缘体上硅（SOI）结构来形成极薄绝缘体上硅（ETSOI）半导体器件。使用薄钨背栅101而制造ETSOI器件，该薄钨背栅101被薄氮化物层100、102包封以防止金属氧化，所述钨背栅103的特征在于其低电阻率。该结构还包括具有栅极叠层131、132、133的至少一个FET，所述栅极叠层由高K金属栅极132和叠置在高K金属栅极132上的钨区域133形成，所述栅极叠层的覆盖区利用所述薄SOI层100作为沟道。由此形成的SOI结构控制由薄SOI厚度和其中的掺杂剂所造成的Vt变化。与薄BOX结合的所述ETSOI高K金属背栅完全耗尽器件提供了优良的短沟道控制，并显著降低了漏极诱发偏置和亚阈值摆动。本结构支持具有钨膜的晶片在热处理期间（尤其在STI和接触形成期间）的稳定度的证据。

说明书

技术领域

本发明一般而言涉及半导体器件，更具体而言涉及CMOS薄BOX背 栅极薄绝缘体上硅（extremely thin silicon-on-insulator，ETSOI）器件以 通过使用金属背栅控制来降低短沟道效应。

背景技术

随着各种集成电路组件的尺寸缩小，晶体管（例如场效应晶体管 （FET））历经了在性能与功率消耗方面的大幅改善。这些改善可大部分 归功于其中所使用的组件的尺寸缩小，这通常转化为降低的电容、电阻以 及增加的晶体管的通过（through-put）电流。然而，这种在器件尺寸方面 “典型的”按比例缩小所带来的性能改善近来遇到了障碍，当按比例缩小 超过了特定点之后，在某些情况下甚至会因为伴随着器件尺寸的持续缩小 而无法避免的漏电流与可变性增加而受到挑战。平面晶体管，例如金属氧 化物半导体场效应晶体管（MOSFET）特别适合用于高密度集成电路。 随着MOSFET和其它器件的尺寸减小，这些器件的源极/漏极区域、沟道 区域以及栅电极的尺寸也减小。

越来越小且具有短沟道长度的平面晶体管的设计使得有必要提供极浅 的源极/漏极结。为了避免注入的掺杂剂横向扩散进入沟道中，浅结是必要 的，这是因为这种扩散对于漏电流和差的击穿性能有不利的贡献。在短沟 道器件中，可接受的性能通常要求厚度为约30nm至100nm的浅源极/漏极 结。绝缘体上硅（SOI）技术允许形成高速的浅结器件。此外，SOI器件 通过降低寄生结电容而改善了性能。

在SOI衬底中，在单晶硅上形成由氧化硅制成的掩埋氧化物（buired  oxide，BOX）膜，并在BOX膜上形成单晶硅薄膜。已知有多种制造这样 的SOI衬底的方法，这些方法中的一种是注氧隔离法（SIMOX），其中 氧被离子注入到单晶硅衬底中以形成BOX膜。形成SOI衬底的另一种方 法为晶片接合（wafer bonding），其中具有氧化硅表面层的两个半导体衬 底在该氧化硅表面处被接合在一起，从而在这两个半导体衬底之间形成 BOX层。

浅结晶体管使用浅沟槽隔离（STI）技术来分隔器件和电路。由于STI 工艺需要大量的处理步骤与设备，例如热氧化、氮化硅化学气相沉积 （CVD）、氮化硅湿法蚀刻、反应离子蚀刻（RIE）、高密度等离子体（HDP） 氧化硅沉积、湿法清洁、化学机械抛光（CMP）以及光刻，因此STI技术 显著增加了制造成本。由于STI处理需要额外的处理步骤，因此晶片的一 致性与产率也是考虑方面之一。

CMOS器件的按比例缩小将来自可忽略的区域的参数数目推至成为 重要的电路设计因素的点。重要的器件参数之一为短沟道控制以及极薄绝 缘体上硅（ETSOI），二者都成为为此目的而设计的新等级晶体管。ETSOI 为完全耗尽的电荷载流子晶体管器件（即，在300K下在沟道中存在的电 荷载流子的浓度在10³原子/cm³的量级或更低），其使用超薄硅沟道，其 中大部分载流子在操作期间完全耗尽（fully depleted，FD）。该等级的 晶体管所面临的挑战在于其Vt变化以及高外部电阻（Rext）。

FDSOI晶体管阈值电压Vt随着沟道掺杂剂的一次幂阶（first power  order）而改变，这也归因于原子沟道硅厚度变化，而非常规PDSOI器件 的0.4级。这是因为部分耗尽（partially depleted，PD）FET中的补偿因 子，其俘获了耗尽深度随掺杂的改变且并不存在于完全耗尽器件中。结果， Vt随着掺杂变化（例如随机掺杂波动）而更强烈地变化。

此外，引入另一个全新的因素，即，本体厚度（body thickness）变化。 由于ETSOI器件完全耗尽，本体厚度的改变导致了本体中电荷的改变，而 根据高斯定律，本体中电荷的改变会造成沟道电势的改变而改变阈值电压。

许多旨在降低短沟道效应（short-channel effect，SCE）的先进晶体管 结构包括漏极诱发偏置降低（drain induced bias lowering，DIBL）以及亚 阈值摆动（sub-threshold swing）。随着晶体管变小，SCE显示为主要因 素。因此，诸如UTSOI、ETSOI背栅和双栅极之类的结构采用非常薄的 硅沟道，该硅沟道在操作期间使多数载流子完全耗尽，这提供了对SCE的 极佳控制。由于Vt可以由背栅电势设定，降低了对沟道掺杂的依赖性，因 此背栅器件有减轻随机掺杂波动的前景。

随着晶体管的尺寸的进一步缩小，由于SCE，使得常规体硅MOSFET 栅极长度按比例缩小的能力逐渐降低。单栅极完全耗尽绝缘体上半导体 （FDSOI）技术已经被确认为用以降低SCE并降低不想要的寄生电容的一 种解决方案。然而，单栅极FDSOI技术需要严格的厚度要求以及对绝缘体 上硅薄膜的均匀控制以实现完全耗尽。此外，上述漏极诱发虚拟衬底偏置 （drain induced virtual substrate biasing，DIVSB）效应对于单栅极FDSOI 技术而言是另一个挑战。相比之下，双栅极FDSOI技术对于绝缘体上半导 体的厚度有较不严格的要求，可降低漏极诱发虚拟衬底偏置（DIVSB）效 应，并可维持较佳的SCE控制及高跨导（trans-conductance）。

为了示例的目的，参考图1，示出了现有技术的极薄SOI器件，其包 括在衬底100上的掩埋氧化物层110，在掩埋氧化物层上的ETSOI层120， 以及在ETSOI层上的栅极叠层。该栅极叠层包括位于ETSOI层之上的高 k氧化物层131、接着是叠置在高k氧化物层的顶上的高k金属栅极 （MGHK）132。金属区域133位于MGHK层之上。每一个抬升型（raised） 源极/漏极区域130（RSD）被设置在ETSOI层上，并邻接间隔物（spacer） 150。

在第一方面中，本发明的实施例描述了一种新颖的背栅钨，其中抬升 型源极/漏极区域（RSD）130被设置在ETSOI层上并邻接间隔物150。

具有厚掩埋氧化物Box 105的常规ETSOI器件已经通过实验证明了短 沟道效应（SCE）仅可改善约20至40%。随着HKMG栅极叠层尺寸的进 一步按比例缩小，需要更佳的SCE控制。

ETSOI层105的厚度范围为从6nm至20nm。由于极薄SOI层105， 有源SD和扩展区域经历产生掺杂剂注入和激活退火的困难。虽然注入仍 可进行，但由于缺乏了硅再结晶，使得只有部分的掺杂剂被激活。来自两 个有源区域的薄层电阻（sheet resistance）增大为使得其静电性能严重劣 化。抬升型源极/漏极（RSD）130的采用可以用来使该问题部分地浮起， 但是扩展电阻（extension resistance）仍是性能劣化的主要因素。原位掺杂 的RSD是用于ETSOI器件的另一种技术，且其中涉及高RTA（快速热退 火）温度，用以降低电阻率并将掺杂剂驱动到HKMG叠层之下。由于不 适用用于良好Vt控制的卤素注入，导致高Vt以及器件穿通 （punch-through）。

根据上述考虑，为了改善对因沟道掺杂剂和硅本体厚度所造成的Vt 变化的控制，需要具有分离的背栅以允许按需（on-demand）Vt调整的 ETSOI器件，而按需Vt调整在单栅极或相连的（tied）双栅极器件中无法 获得。

发明内容

在第一方面中，本发明描述了一种用于解决SCE问题的新颖背栅晶体 管，以允许具有改善的性能和按需Vt调整的小晶体管。

在另一方面中，本发明的实施例描述了一种ETSOI半导体器件，其具 有包含薄氧化物和氮化物绝缘体的薄绝缘层。该实施例描述了一种极薄 SOI半导体器件，其在用作背栅的钨层或膜上具有薄氧化物和氮化物绝缘 体。考虑到当温度高于600℃且存在氧气的情形下预期有氧化钨形成，钨 的使用特别相关。本发明的基本结构包括并保护钨薄膜，这避免了上述氧 化钨的形成。

在又一方面中，本发明的实施例提供一种ETSOI高k金属栅极 （MGHK）完全耗尽SOI器件（FDSOI），其中钨背栅被具有低电阻率的 薄膜氮化物所包封，这避免了在制造期间形成金属氧化物。此ETSOI和超 薄BOX提供了呈现优良短沟道控制的半导体结构，并显著改善了漏极诱 发偏置降低（DIBL）以及亚阈值摆动。该半导体结构包括具有背栅金属的 nFET和pFET，所述nFET和pFET通过STI隔离且可被独立地偏置。

在再一方面中，本发明的实施例提供一种形成薄BOX金属背栅极薄 SOI器件的方法，包括：提供在优选10nm范围内的薄二氧化硅层上的范 围为6到8nm的极薄SOI衬底，以及优选5至10nm范围的极薄氮化硅层， 接着是厚度范围为10至20nm的钨层，接着是在厚BOX的顶上沉积的厚 度为5至10nm的极薄氮化硅，所述厚BOX优选由二氧化硅制成并在硅衬 底的顶上具有130nm至200nm范围的深度。浅沟槽隔离（STI）在pFET 和nFET器件之间提供隔离障碍。反应离子蚀刻（RIE）用于打开沟槽， 该沟槽向下直到BOX，其中氮化硅提供隔离。然后用氧化物填充所述沟槽。 所述ETSOI器件的pFET和nFET都被制造为在SD有源区域中具有抬升 型源极和漏极（RSD）。通过RIE打开沟槽以接触背栅金属。形成间隔物， 以在RSD与背栅金属之间提供隔离。可以用蒸发的金属填充接触沟槽以用 于BG（背栅）接触。

在另一方面中，本发明的实施例提供一种极薄绝缘体上硅（ETSOI） 器件，其包括：第一掩埋氧化物（BOX）层和背栅金属层，所述第一BOX 层位于硅衬底上，所述背栅金属层被在所述BOX的顶上的上薄氮化物层 和下薄氮化物层所包围；位于所述上薄氮化物层上的第二薄BOX以及叠 置在所述第二薄BOX上的薄SOI层，其中所述第二BOX层、所述上薄氮 化物层以及薄SOI层邻接在间隔物处；以及FET，其具有位于所述薄SOI 层的顶上的栅极叠层，所述栅极叠层包括位于所述栅极叠层的覆盖区 （footprint）处的介电层，其中所述薄SOI层向所述FET提供凹入的 （recessed）沟道。

本发明的其它目标、特征以及优点可由以下的详细说明而更明显。应 理解，详细说明和具体实例虽用以指出本发明的优选实施例，但仅通过示 例的方式给出，且在不偏离本发明的情况下自然可以进行各种修改。

附图说明

在所附权利要求书中阐述相信为本发明特征的新颖特征。然而，当结 合附图阅读时，通过参考对示例性实施例的以下详细描述，将最好地理解 本发明本身及其优选使用模式、其他目的和优点，在附图中：

图1为现有技术的极薄绝缘体上硅（ETSOI）晶体管的侧剖面图；

图2为根据本发明的实施例的金属背栅ETSOI衬底的侧剖面图；

图3示出了形成浅沟槽隔离（STI）的第一制造工艺步骤以及对应的 结构；

图4示例了下一制造步骤，其中形成了高K电介质和金属背栅；

图5图示了其中形成具有对应的间隔物隔离的背栅接触的制造步骤；

图6示出了其中沉积金属填充物以接触背栅的步骤；

图7示出了根据本发明的实施例的最终结构的侧剖面图，示例了具有 附随的过孔接触的器件；

图8示出了通过核反应性分析（Nuclear Reactive Analysis）得到的结 果的图，该分析适用于超薄氮化物层和背栅钨层界面；以及

图9示出了示例出本发明结构的俄歇分布（Auger profile）以及钨与 钴覆盖层界面的显示没有氧化的分析结果的图。

具体实施方式

下面将通过参考以下讨论和本申请的附图更详细地描述本发明。应注 意，本申请的附图仅是为了示例的目的而提供的，因此并未按比例绘制。 在以下说明中，阐述了许多具体细节，例如特定结构、部件和材料、尺寸、 处理步骤和技术，以便提供对本发明的透彻理解。然而，本领域普通技术 人员应了解，可在没有这些具体细节的情况下实践本发明。在其它情况下， 没有详细描述公知结构或处理步骤，以避免使本发明模糊。

应理解，当如层、区域或衬底的一部件被称为“在另一部件上”或“在 另一部件上方”时，该部件可直接在该另一部件上，或者也可以存在居间部 件。相比而言，当一部件被称为“直接在另一部件上”或“直接在另一部件上 方”时，不存在居间部件。还应理解，当一部件被称为“被连接”或“被耦合” 到另一部件时，该部件可被直接连接或耦合到该另一部件，或可存在居间 部件。相比而言，当一部件被称为“被直接连接”或“被直接耦合”到另一部 件时，不存在居间部件。

图2至9示例了本发明的实施例的通过各处理步骤得到的示例性半导 体结构，这些步骤优选用于形成具有薄BOX金属背栅极薄SOI器件的半 导体器件。

以下描述极薄绝缘体上硅半导体器件，其具有从极薄SOI生长的选择 性外延硅并具有金属背栅（BG），该金属背栅优选由以其低电阻率为特征 的钨构成，其中该背栅受到超薄氮化硅层保护。本发明的该实施例和其它 实施例通过对该金属BG施加电压以调节前栅Vt来降低短沟道效应 （SCE）。从薄SOI厚度和掺杂剂提供控制Vt变化。

图2图示了可以用于本发明的实施例的初始结构。该初始结构可包括 叠置在超薄掩埋氧化物（BOX）层101上的超薄绝缘体上硅（SOI）层100， 该SOI层100在下文中也称为极薄SOI沟道或ETSOI。在该掩埋氧化物 101之下，使用超薄氮化硅102来保护金属背栅（BG）103免于分层 （delaminate）。沉积第二超薄掩埋电介质，即，氮化硅104，以包封背栅 金属层103并使背栅金属层103与厚掩埋氧化物（BOX）105隔离，厚掩 埋氧化物105的厚度优选为140nm至200nm的量级。最后，加上硅衬底 106以用作处理衬底。

在图2中所示例的半导体衬底106可由任何半导体材料构成，所述半 导体材料包括但不限于：Si、Ge、SiGe、SiC、SiGeC、GaAs、GaN、InAs、 InP以及所有其它III/V族或II/VI族化合物半导体。半导体衬底106还可 包括有机半导体或层叠的半导体，例如Si/SiGe。

ETSOI沟道100具有约3nm至10nm的厚度，并被制造在薄掩埋BOX 101的顶上，薄掩埋BOX 101的优选厚度范围为8nm至10nm。厚度范围 优选为10nm至20nm的金属背栅（BG）层104被包封在顶薄氮化硅层102 与底薄氮化硅层104之间，这两个薄氮化硅层中的每一层具有优选在5nm 至10nm的范围的厚度，保护BG层免于分层。

参考图3，该初始结构包括第一凹陷108以及氮化硅的隔离衬里（liner） 108，该第一凹陷108形成于ETSOI沟道100中直到厚掩埋氧化物BOX 105，所述隔离衬里分隔金属BG 104与ETSOI沟道层100。氧化物107 填充该凹陷而形成浅沟槽隔离（STI）。

仍参考图3，具有7nm或更小的优选厚度的这两个超薄氮化硅层102 与104分别被置于金属背栅（BG）104之上与之下。在本发明的实施例中， 薄绝缘体硅衬里108使BG 104与浅沟槽绝缘体（STI）氧化物填充物107 隔离，其中STI用作位于后续的pFET与nFET器件（未示出）之间的隔 离屏障。

现在参考图4，其示出了至少一个MOSFET半导体器件的侧剖面图。 该初始器件具有栅极叠层，该栅极叠层包括位于凹入的ETSOI沟道层的上 表面上的高k氧化物层131，接着是在该高k氧化物层的顶上叠置的高k 金属栅极（MGHK）132。该金属区域位于MGHK层的上方，由于钨的低 电阻率，该金属区域优选由钨133制成。该栅极叠层的栅极电介质可包括 氧化物、氮化物、氧氮化物、或其多层叠层。

高k介电材料包括但不限于：HfO₂、ZrO₂、La₂O₃、Al₂O₃、TiO₂、 SrTiO₃、LaAlO₃、Y₂O₃、HfO_xN_y、ZrO_xN_y、La₂O_xN_y、Al₂O_xN_y、TiO_xN_y、 SrTiO_xN_y、LaAlO_xN_y、Y₂O_xN_y、其硅酸盐、以及其合金。

该MOSFET器件还包括位于ETSOI沟道100内、在栅极叠层覆盖区 处的源极区域与漏极区域（未示出）。该栅极叠层可以通过沉积各种材料 层、光刻并蚀刻而形成。或者，可以使用替代栅极工艺以形成栅极叠层。

位于ETSOI层中的沟道区域位于栅极叠层的直接下方、在MOSFET 的源极区域与漏极区域之间。然后将至少一个间隔物150加在栅极叠层的 侧壁上。在有源源极-漏极（SD）区域中，加上抬升型源极和漏极（RSD） 130，其邻接在间隔物处。

图5为图示背栅（BG）层的形成的示意图。优选通过反应离子蚀刻 （RIE）而蚀刻沟槽，并停止于BG层104的顶部处。接着形成约10至15nm 厚的厚间隔物110，以隔离ETSOI FET器件和有源RSD区130。使用氮 化硅作为隔离层，RIE工艺延续而打开沟槽，该沟槽向下直到BOX层。 该沟槽接着通过氧化物沉积而被填充。pFET与nFET ETSOI器件都有利 地被制造为在SD有源区域中具有抬升型源极与漏极（RSD）130。

图6为示意图，示例从BG沟槽的金属填充物120，优选使用选择性 钨填充物或通过蒸发形成的某种其它等效的金属。

图7示出了ETSOI器件的侧视图，图示了在SD区域中的抬升型源极 和抬升型漏极RSD 130，其中金属背栅（BG）受到超薄氮化硅层保护以避 免分层。接着通过RIE打开接触沟槽以接触至背栅金属。优选用蒸发的金 属填充接触沟槽以用于BG接触。

从该时刻起，可使用常规制造工艺形成包括该ETSOI器件的集成电路 的剩余部分。薄间隔物结构使得ETSOI器件能够集成高K电介质和金属 栅极叠层以及外延抬升型源极/漏极。由此构造的结构提供了ETSOI高k 金属栅极（MGHK）完全耗尽型SOI器件，其中金属背栅系被具有低电阻 率的薄膜氮化物所包封，防止了在制造期间的金属氧化。该ETSOI以及薄 BOX为该半导体结构提供优良的短沟道控制，该短沟道控制显著改善了漏 极诱发偏置降低以及亚阈值摆动。本发明的实施例的半导体结构包括了可 独立地偏置的nFET与pFET背栅器件。

图8示出了利用超薄氮化硅102与104将背栅金属钨103隔离以避免 氧化，其中金属钨层103因为钨氧化物的体积膨胀而分层。使用核反应性 分析（NRA）来验证（verify）在钨上沉积的三种不同膜上的氮浓度。在 钨表面上的二氧化硅和硅都未呈现任何氮浓度。超薄氮化硅9A提供了6e15 [N]以进行充分保护且没有氧化。

图9图示了用以验证超薄氮化硅膜的存在以保护金属钨背栅的俄歇分 析（Auger analysis）。样本由在二氧化硅表面上的钨层上的氮化硅膜9A 构成。在氮化硅表面上沉积金属钴帽层，以进行厚度分布分析（thickness  profiling）。该俄歇分析表明在金属钴帽层与钨表面之间有显著的氮峰， 其中没有观察到氧的存在。相比之下，在故意省略薄氮化硅的钨与二氧化 硅界面处没有检测到氮。该分布分析结果推断出，在钨表面上沉积的超薄 氮化硅9A的存在完全避免且没有氧化。

总之，由此构造的结构将短沟道效应最小化。因此，SOI沟道的厚度 极薄这一点是重要的。当该薄SOI厚度与背栅层结合时，二者的结合有效 地控制了短沟道效应以及其中的掺杂剂。此外，与薄BOX结合的ETSOI 高K金属背栅完全耗尽器件不仅提供了优良的短沟道控制，而且还显著降 低了漏极诱发偏置以及亚阈值摆动。

虽然已关于本发明的优选实施例而具体地示出和描述了本发明，但本 领域技术人员应理解，在不脱离本发明的精神和范围的情况下，可进行形 式及细节上的前述及其它改变。因此，本发明不旨在受限于所描述和示例 的确切形式和细节，而是落入所附权利要求的范围内。

本发明在并入集成电路芯片中的高性能半导体场效应晶体管（FET） 的设计和制造中找到工业适用性，这些集成电路芯片在各种各样的电子和 电气设备中找到应用。