具有局部的极薄绝缘体上硅沟道区的半导体器件

摘要

具有局部的极薄绝缘体上硅沟道区的半导体器件。形成晶体管器件的方法包括在SOI起始衬底上形成虚拟栅极叠层结构，所述SOI衬底包括本体层、本体层上的全局BOX层和全局BOX层上的SOI层。在源极和漏极区形成完全穿过SOI导和全局BOX层的部分的自对准沟槽。在源极和漏极区中外延再生硅，与全局BOX层相邻，在外延再生的硅中重建局部BOX层。局部BOX层的顶面低于全局BOX层的顶面。与沟道区相邻，在源极和漏极区中形成嵌入式源极和漏极应力源。在源极和漏极区上形成硅化物触点。除去虚拟栅极叠层结构，并形成最终的栅极叠层结构。

说明书

技术领域

本发明涉及半导体器件制造，更具体地说，涉及具有局部的极薄 绝缘体上硅沟道区的半导体器件。

背景技术

与更常规的半导体器件相比，绝缘体上半导体(SOI， Semiconductor-on-insulator)器件，比如绝缘体上硅器件(本领域中也 简写为SOI)带来若干优点。例如，与执行相似任务的其它各种器件相 比，SOI器件具有较低的功耗要求。SOI器件还具有比非SOI器件低 的寄生电容。这转化为最终得到的电路的更快开关时间。另外，当利 用SOI制备工艺来制造电路器件时，可避免互补金属氧化物半导体 (CMOS)器件经常表现出的闩锁现象。另外，SOI器件对电离辐射的 有害影响不太敏感，并因此在电离辐射会导致操作失误的应用中往往 会更可靠。

通常由跨导(g_m)限定的MOS晶体管的增益与晶体管沟道中的多 数载流子的迁移率(μ)成比例。载流能力，从而MOS晶体管的性能与 沟道中的载流子的迁移率成比例。通过对沟道施加适当的应力，可以 增强作为P沟道场效应(PFET)晶体管中的载流子的空穴的迁移率和 作为N沟道场效应(NFET)晶体管中的载流子的电子的迁移率。现有的 应力工程方法在不增大器件尺寸和器件电容的情况下，通过增大器件 驱动电流来极大地增强电路性能。例如，应用于NFET晶体管的张应 力内衬和/或嵌入式SiC源极/漏极区在沟道中引入了纵向张应力并增 强了电子迁移率，而应用于PFET晶体管的压应力内衬和/或嵌入式 SiGe源极/漏极区在沟道中引入了纵向压应力并增强了空穴迁移率。

形成双应力膜的工艺整合方法有几种。基本思想是均匀沉积第一 应力层图案，随后利用光刻掩蔽和保护该第一应力层图案，蚀刻除去 不需要的第一应力层图案，随后沉积第二应力层图案。作为结果得到 的增强的载流子迁移率又导致更高的驱动电流，从而导致更高的电路 级性能。

超薄体硅MOSFET，比如ETSOI(极薄SOI)或者FinFET被认为 是关于22纳米(nm)节点和超过22纳米(nm)节点定标的CMOS的可行 选择。然而，诸如ETSOI晶体管的薄体SOI晶体管需要外延生长的 凸起的源极/漏极区来实现足够低的晶体管串联电阻。此外，由于 ETSOI层极薄(例如，约6nm或更小)，按照常规方法形成的嵌入式源 极/漏极应力源不是引入沟道应力的可行手段，因为用于形成嵌入式应 力源的沟槽深入SOI层中约60～80nm。因此，把常规的应力层技术 并入这种超薄薄膜器件中是一项重大挑战。

发明内容

在一个方面，一种形成晶体管器件的方法包括：在绝缘体上硅 (SOI)起始衬底上形成虚拟栅极叠层结构，所述SOI衬底包括本体层、 本体层上的全局BOX层、和全局BOX层上的SOI层，SOI层具有初 始厚度；形成完全穿过SOI层和全局BOX层的对应于源极和漏极区 的位置处的部分的自对准沟槽；在源极和漏极区中外延再生硅；与全 局BOX层相邻，在外延再生的硅中重建局部BOX层，其中，局部 BOX层的顶面低于全局BOX层的顶面；与对应于沟道区的一部分SOI 层相邻，在源极和漏极区中形成嵌入式源极和漏极应力源；在源极和 漏极区上形成硅化物触点；除去虚拟栅极叠层结构；以及形成最终的 栅极叠层结构。

在另一方面，一种形成晶体管器件的方法包括：在绝缘体上硅 (SOI)起始衬底上形成虚拟栅极叠层结构，所述SOI衬底包括本体层、 本体层上的全局BOX层、和全局BOX层上的SOI层，所述SOI层 具有初始厚度；在虚拟栅极叠层结构的侧壁上形成可弃式隔离物；形 成完全穿过SOI层和全局BOX层的对应于源极和漏极区的位置处的 部分的自对准沟槽；在源极和漏极区中外延再生硅；与全局BOX层 相邻，在外延再生的硅中重建局部BOX层，其中，局部BOX层的顶 面低于全局BOX层的顶面；与对应于沟道区的一部分SOI层相邻， 在源极和漏极区中形成嵌入式源极和漏极应力源；在可弃式隔离物就 位的情况下进行第一掺杂物注入，以建立轻微掺杂的源极/漏极区；除 去可弃式隔离物并进行第二掺杂物注入，以形成源极/漏极扩展区；形 成最终的侧壁隔离物并进行第三掺杂物注入，以建立深的源极/漏极 区，并进行退火以驱动注入的掺杂物材料；在源极/漏极区上形成硅化 物触点；除去虚拟栅极叠层结构；把SOI层从初始厚度减薄到最终厚 度；以及形成最终的栅极叠层结构。

在另一方面，一种晶体管器件包括：在本体衬底上形成的埋入氧 化物(BOX)层，所述BOX层包括置于沟道区和源极/漏极扩展区下的 第一部分和置于源极/漏极区下的第二部分，其中，BOX层的第二部 分的顶面低于BOX层的第一部分的顶面，使得第二部分相对于第一 部分凹陷；对应于沟道区，置于BOX层的第一部分上的薄的绝缘体 上硅(SOI)层；包括邻接BOX层的第二部分的顶面的嵌入式源极/漏极 区的源极漏极区，所述嵌入式源极/漏极区包括对沟道区提供应力的半 导体材料；厚度大于沟道区的薄SOI层的源极/漏极扩展区；以及置于 沟道区上的栅极叠层。

附图说明

参考例证的附图，附图中相同的元件具有相同的附图标记：

图1(a)～16(a)和图1(b)～16(b)分别是形成具有局部的极薄绝缘 体上硅(ETSOI)沟道区的半导体器件的方法的第一和第二实施例的横 截面视图，其中：

图1(a)是在第一实施例中使用的起始SOI结构；

图1(b)是在第二实施例中使用的起始SOI结构；

图2(a)图解说明了按照第一实施例的虚拟栅极叠层结构的形成；

图2(b)图解说明了按照第二实施例的虚拟栅极叠层结构的形成；

图3(a)图解说明了按照第一实施例的自对准沟槽形成；

图3(b)图解说明了按照第二实施例的自对准沟槽形成；

图4(a)图解说明了按照第一实施例的源极/漏极区中的硅的外延 生长；

图4(b)图解说明了按照第二实施例的源极/漏极区中的硅的外延 生长；

图5(a)图解说明了按照第一实施例，在Si epi S/D区下形成局部 BOX层；

图5(b)图解说明了按照第二实施例，在Si epi S/D区下形成局部 BOX层；

图6(a)图解说明了按照第一实施例的嵌入式源极/漏极应力源区 的形成；

图6(b)图解说明了按照第二实施例的嵌入式源极/漏极应力源区 的形成；

图7(a)图解说明了按照第一实施例的嵌入式S/D区的掺杂；

图7(b)图解说明了按照第二实施例的嵌入式S/D区的掺杂；

图8(a)图解说明了按照第一实施例的S/D扩展区的掺杂；

图8(b)图解说明了按照第二实施例的S/D扩展区的掺杂；

图9(a)图解说明了按照第一实施例的深S/D区的掺杂和通过退火 来激活注入物；

图9(b)图解说明了按照第二实施例的深S/D区的掺杂和通过退火 来激活注入物；

图10(a)图解说明了按照第一实施例，在深S/D区上的自对准硅 化物触点的形成；

图10(b)图解说明了按照第二实施例，在深S/D区上的自对准硅 化物触点的形成；

图11(a)图解说明了按照第一实施例，氮化物阻挡层和层间介电 (ILD，inter-layer dielectric)氧化物的形成；

图11(b)图解说明了按照第二实施例，氮化物阻挡层和层间介电 (ILD)氧化物的形成；

图12(a)图解说明了按照第一实施例的虚拟栅极叠层的去除；

图12(b)图解说明了按照第二实施例的虚拟栅极叠层的去除；

图13(a)图解说明了按照第一实施例，沟道区从初始UTSOI厚度 到期望的ETSOI厚度的局部减薄；

图13(b)图解说明了按照第二实施例，沟道区从初始UTSOI厚度 到期望的ETSOI厚度的局部减薄；

图14(a)图解说明了按照第一实施例的栅极叠层结构的形成；

图14(b)图解说明了按照第二实施例的栅极叠层结构的形成；

图15(a)图解说明了按照第一实施例的栅极叠层结构的平面化；

图15(b)图解说明了按照第二实施例的栅极叠层结构的平面化；

图16(a)图解说明了按照第一实施例的接触区(CA，contact area) 形成；

图16(b)图解说明了按照第二实施例的接触区(CA，contact area) 形成；以及

图17图解说明了第一或第二实施例的第一金属层(M1)互连的形 成。

具体实施方式

这里公开的是一种深源极和漏极结构以及形成所述深源极和漏 极结构的例证方法，所述深源极和漏极结构与极薄的绝缘体上硅 (ETSOI)沟道耦接，以便最佳地控制短沟道效应，应力源效果较强并 且寄生电容小。

如上所述，ETSOI器件已被证实提供了改善的静电性(即，更好 的短沟道效应)。然而，ETSOI结构的两个主要局限是串联电阻高和 通过嵌入式应力源来施加应力的能力有限。对给定电阻率(ρ)来说，高 的串联电阻源自于限制掺杂物剂量和扩散的需要、掺杂物到下面的邻 近埋入氧化物/绝缘体(BOX)层的耗散、和薄层的天生较高的薄层电阻 (R_s)的组合。

尽管凸起的源极/漏极(RSD)结构能够使源极/漏极区变厚，它们也 会导致寄生电容增大，因为它们使源极或漏极与栅极静电耦合。另外， 这种凸起结构不太有效，因为“嵌入式”应力源及其高度会干扰覆层应 力源的效果(例如，参见D.V.Singh，J.M.Hergenrother，J.W.Sleight， Z.Ren，H.Nayfeh，O.Dokumaci，L.Black，D.Chidambarrao，R. Venigalla，J.Pan，B.L.Tessier，A.Nomura，J.A.Ott，M.Khare，K.W. Guarini，M.leong和W.Haensch，“Effect of Contact Liner Stress in  High-Performance FDSOI Devices with Ultra-Thin Silicon Channels  and 30nm Gate Lengths”，Proceedings of IEEE SOI Conference，pp. 178-179，2005中的数据)。从而，本发明的实施例通过引入把这些区域 降低到BOX绝缘体的凹陷区域中的实用手段，避免使源极(S)或漏极 (D)凸起。

如下更详细所示，通过从超薄SOI(UTSOI)半导体层而不是 ETSOI层(这里，在本领域中，“UTSOI”被认为比“ETSOI”厚)开始的 工艺序列，来实现晶体管结构。这使得UTSOI在跟随有(源极和漏极) 单晶硅层的外延再生的局部蚀穿BOX层期间，以自对准的方式在若 干蚀刻和清洁操作内受到保护。随后经由源极和漏极下的局部注氧分 离(SIMOX，separation by implantation of oxygen)来重建BOX层， 从而形成其顶面低于预先存在的初始(全局)BOX层的绝缘体。随后， 源极和漏极区的一部分被蚀刻，以便为外延生长的应力源(例如，SiGe 或SiC，取决于器件极性)让路，所述应力源厚到足以提供较强的应力 和较低的电阻率，而不需要高于初始晶片平面形成。该结构还利用虚 拟栅极来创建具有硅化的重掺杂源极和漏极的多晶硅/氧氮化物门控 晶体管或者金属栅极/高K介电晶体管。

结果，新的ETSOI晶体管器件包括比ETSOI沟道厚的扩展区和 源极/漏极区，从而提供寄生电阻的改进。特别地，由于在硅表面之下 扩展，而不是主要在表面之上凸起，单晶半导体S/D区比ETSOI沟 道厚。这样，这些区域可按照比从常规的凸起S/D区获得的应力更有 效的方式对沟道施加有益的应力。尽管与在S/D区和扩展区之下相比 在沟道区之下其高度更大，BOX层在晶体管区域中是连续的。另外， 替换栅极工艺方法的使用使得能够以较高的厚度控制和均匀性在沟道 区中局部实现局部BOX的形成和SOI的减薄。

在下面的说明中，同时提及一系列附图中的“图(a)”工艺流程和 “图(b)”工艺流程的实施例，使得可以更容易地图解说明两个实施例之 间的相似性和差异。如这里所述的，图(a)系列描述第一工艺流程的实 施例，图(b)系列描述第二工艺流程的实施例，图中，相同的附图标记 表示相同的结构。

首先参见图1(a)和图1(b)，起始结构100包括本体衬底102(例如， 硅)和在本体衬底102上形成的埋入氧化物(BOX)层104。有源区之间 的附加隔离区包括浅槽隔离(STI，shallow trench isolation)区106(例 如，氧化物)，在浅槽隔离(STI)区106之间，限定其中在BOX层104 上形成绝缘体上硅(SOI)层108的有源区。如上所述，首先以初始厚度 约10纳米(nm)～约30nm的UTSOI层的形式制备SOI层108，然而 也可设想另外的厚度范围。形成图1(a)和1(b)中的起始结构100的例 证处理步骤可包括衬垫氧化、衬垫氮化物沉积、有源区光刻和反应离 子蚀刻(RIE)、抗蚀剂剥离、STI氧化物沉积、STI氧化物化学机械平 面化(CMP)、及衬垫氮化物和衬垫氧化物去除。

要注意在替换栅极处理期间，SOI层108的沟道区部分将最终被 进一步减薄到ETSOI厚度。初始SOI层108的目标厚度反映了最终 结构的扩展区的期望厚度。

图2(a)和2(b)分别图解说明了第一和第二实施例的虚拟栅极叠层 形成。虚拟栅极叠层包括两个实施例的虚拟栅极氧化物110、两个实 施例的虚拟多晶硅112a/112b、第一实施例的多晶硅屏蔽氧化物114a 或第二实施例的多晶硅氧化物盖层114b、以及两个实施例的氮化硅 (SiN)盖层116。虚拟栅极叠层是利用虚拟栅极氧化、虚拟多晶硅沉积、 多晶硅屏蔽氧化或多晶硅氧化物盖层沉积、SiN沉积、栅极光刻和 RIE、以及抗蚀剂剥离形成的。这里，虚拟多晶硅保持不被掺杂，因 为整个虚拟栅极叠层经历后续SIMOX处理的热预算。就图2(b)的第 二实施例来说，多晶硅氧化物盖层114b(例如，约10～50nm)比图2(a) 的第一实施例中的薄氧化物盖层114a(例如，约2～4nm)厚。如后所述， 厚氧化物盖层114b将防止虚拟多晶硅112b的后续硅化，而这又将使 得在工艺流程中虚拟栅极叠层的去除(蚀刻掉)更容易。

图3(a)和3(b)图解说明了每个实施例的自对准沟槽形成，其中比 如通过跟随有氮化物RIE的氮化物沉积，在虚拟栅极叠层结构的侧壁 上形成可弃式氮化物隔离物118。利用氮化物盖层116和可弃式隔离 物118，使用硅(Si)RIE和氧化物RIE来蚀刻自对准沟槽120。氧化物 RIE完全蚀穿暴露的BOX区104，止于本体衬底102内。因此，使 BOX区104的免遭蚀刻的部分与栅极叠层和隔离物118的组合物自对 准。

前进到图4(a)和4(b)，利用暴露的衬底102的硅作为模板来进行 外延生长工艺，从而形成外延Si区122。要沉积的Si的量基于竞争因 素。一方面，较薄的外延Si层可能提供对诸如均匀性的后续处理参数 的更好控制、更低的氧注入能量、较小的离散度、和对虚拟栅极的增 大高度的较小需求。另一方面，如果外延生长的Si区122太薄，那么 这种状况会导致新的BOX上的可受随后形成的应力源外延区影响的 不够“良好的”Si(即，具有低的氧含量)。

图5(a)和5(b)图解说明了与BOX层104的初始部分被除去的位 置相对应的局部凹陷BOX层124的形成。这是利用氧离子注入或 SIMOX来实现的，如图中的箭头所示。注意，由于SOI沟道区108 被氮化物盖层、虚拟栅极叠层和隔离物覆盖，因此SOI沟道区108免 于接受任何氧注入(仍然在UTSOI厚度范围内)。相反，厚的氮化物盖 层的一部分126会被转换成氧氮化物。另外注意，作为SIMOX处理 的结果，存在于Si外延区122的顶部中的任何残留氧将被除去，以便 为随后的外延应力层处理让路。

在氧离子注入之后，随后使晶片退火，以便在Si epi S/D区122 下形成局部BOX层124，如图5(a)和5(b)中所示。为了获得期望的应 力源益处，应当选择氧注入条件，使得局部BOX层124的顶部低于 初始BOX层104的顶部。然而，不存在局部BOX层124的底部浅于 初始BOX层104的底部的类似约束，尽管它可以如附图中所示。

现在参见图6(a)和6(b)，图解说明了嵌入式源极/漏极应力源区的 形成。再次地，环绕栅极叠层的可弃式(牺牲)氮化物隔离物118被用 于在利用Si RIE使Si S/D区122凹陷的同时保护沟道区，在局部BOX 层124上留下一层模板Si。随后在凹陷的沟槽中外延再生含硅的嵌入 式S/D应力源128，之后进行低温氧化以形成氧化物盖层130。氧化物 盖层130将在稍后进行的工艺流程中的可弃式隔离物去除期间，保护 掺杂S/D区避免暴露于热磷。外延再生的S/D区128的顶面至少达到 初始Si表面，视情况可以稍微升高到初始Si表面之上。通常，再生 的S/D区128是合成物SiX，取决于期望的应力的方向。对NFET来 说，嵌入式应力源可以是例如碳化硅(SiC)，对PFET来说，嵌入式应 力源可以是例如锗化硅(SiGe)。在这个阶段，还可以利用可弃式氮化 物隔离物118作为注入隔离物，使用光刻和离子注入来掺杂嵌入式S/D 区128，如图7(a)和7(b)中所示。在图7(a)和7(b)中，掺杂的嵌入式应 力源S/D区用128′来表示。

随后，如图8(a)和8(b)中所示，随后利用湿蚀刻剂，比如热磷酸 来除去在栅极叠层之上的氮化物隔离物和氮化物盖层。同样地，利用 氧化物盖层130保护掺杂S/D区128′免于热磷酸。氮化物去除之后是 利用氧化物沉积和氧化物RIE，在虚拟多晶硅112a、112b的侧壁上形 成偏移扩展隔离物132。这里，要注意在图8(a)的第一实施例中，氧 化物RIE除去薄的多晶硅屏蔽氧化层114a以暴露虚拟多晶硅112a。 相反，在图8(b)的第二实施例中，更厚的氧化物盖层114b保留在虚拟 多晶硅112b上。在偏移扩展隔离物132就位的情况下，使用另一个离 子注入工艺来掺杂S/D扩展区134。

在图9(a)和9(b)中，随后利用氧化物内衬沉积、氮化物沉积和氮 化物RIE来形成最终的氮化物隔离物136，氮化物RIE止于氧化物内 衬。利用光刻和离子注入，把深S/D区138掺杂到较高的掺杂水平。 随后，利用尖峰快速热退火(RTA)来激活和扩散所有注入物，导致扩 散的S/D扩展区140和沟道之间以及扩散的S/D扩展区140和深S/D 区138之间的会合。此外，这种退火还确保深S/D区与它之下的凹陷 的局部BOX层124的顶部邻接，从而消除了深S/D-体结电容。

图10(a)和10(b)图解说明了利用最终的隔离物136在深S/D区上 形成自对准的硅化物触点142。本领域中已知，硅化物工艺涉及去除 氧化物的预清洗、难熔金属沉积、硅化物形成退火、和绝缘区(例如， STI氧化物和氮化物隔离物)上面的未反应金属的选择性蚀刻。例如可 利用王水来进行选择性金属蚀刻。在图10(a)的第一实施例中，虚拟栅 极多晶硅112a也被硅化，而在图10(b)的第二实施例中，氧化物盖层 114b防止在虚拟栅极多晶硅112b上形成硅化物接触材料142。另外 注意在图10(b)中，由于硅化物预清洗操作，将存在一定的氧化物盖层 损失。然而，仍然留下足以防止虚拟栅极多晶硅112b的硅化的氧化物。

一旦形成了深S/D硅化物触点，就可除去虚拟栅极叠层。为了除 去虚拟栅极叠层，沉积氮化物阻挡层144和层间介电(ILD)氧化物146。 在所述沉积之后，CMP操作把ILD氧化物146向下平面化到虚拟栅 极结构上面的氮化物阻挡层144，如图11(a)和11(b)中所示。采用一 系列的蚀刻步骤来除去整个虚拟栅极叠层。在第一实施例中，利用氮 化物RIE、硅化物蚀刻、虚拟多晶硅蚀刻(例如，TMAH)和虚拟氧化 物蚀刻来除去虚拟栅极叠层，从而得到图12(a)中的结构。在第二实施 例中，利用氮化物RIE、氧化物蚀刻、虚拟多晶硅蚀刻(例如TMAH) 和虚拟氧化物蚀刻来除去虚拟栅极叠层，从而得到图12(b)的结构。

除了第一实施例中的最后的虚拟氧化物蚀刻以及第二实施例中 的多晶硅氧化物蚀刻和虚拟氧化物蚀刻之外，对氧化物来说，其余的 蚀刻都是选择性的，不会导致任何氧化物凹陷。由于虚拟氧化物很薄， 因此该蚀刻不会导致ILD氧化物层146的任何明显凹陷。在图12(b) 的第二实施例中，多晶硅氧化物盖层去除将导致ILD氧化物层146的 一定凹陷。

此时，利用氧化和HF氧化物蚀刻，使暴露的沟道SOI区108进 一步从初始的UTSOI厚度减薄到期望的ETSOI厚度，如图13(a)和 13(b)中所示，从而定义ETSOI沟道区108′。在一个例证实施例中， 进行低温氧化，比如等离子体辅助的缝隙平面天线(SPA)氧化，以最小 化热预算，以便避免不期望的额外掺杂物扩散。可利用高水平的厚度 控制和均匀性来完成到目标ETSOI沟道厚度的这种氧化减薄。注意， HF氧化物去除步骤将使ILD氧化物层146凹陷，如图13(a)和13(b) 中所示。

当获得期望的ETSOI沟道厚度时，该器件为实际的栅极叠层形 成作好了准备。在这方面，可以设想不同的选择。例如，除了别的以 外，栅极叠层结构可包括SiON/多晶硅栅极叠层或者高K/金属栅极叠 层。在这里说明的剩余附图中，图解说明的实施例利用高K/金属栅极 叠层。参见图14(a)和14(b)，通过沉积高K栅极介电层148、功函数 设定金属栅极(MG1)层150和金属栅极(MG2)填充层152，来形成栅极 叠层结构。随后用CMP来平面化MG2层，之后，MG1和MG2的部 分会被保留在凹陷的ILD氧化物区146之上。在这种情况下，进行修 整RIE，以便从这些区域中去除MG1和MG2并确保栅电极的电隔离。 在图15(a)和15(b)中图解说明了在这些步骤之后所得到的结构。

随后如图16(a)和16(b)中所示，可以采用常规的CMOS处理来 完成器件/芯片制备。例如，接触区(CA)形成包括另一个ILD氧化物 沉积，跟随有用于平面化的氧化物CMP。通过接触区光刻，随后的： 向下到S/D硅化物区142和栅极金属152的接触区(通孔)氧化物RIE、 接触金属内衬(例如，TiN)沉积(未示出)、接触金属(例如，钨)填充154、 接触金属CMP和修整RIE，来定义对于源极、漏极和栅极端子的接 触区。注意在此时，通过第一和第二工艺实施例产生的结构开始显得 彼此基本上相似，如图16(a)和16(b)中所示。

最后，图17图解说明了利用另外的ILD氧化物沉积、互连金属 (例如，铜)沉积和金属CMP来形成第一金属层(M1)互连156。由于在 此时两个实施例产生了基本上相似的结构，因此使用一个附图来图解 说明M1金属形成。同样地，后续处理可以依照现有的后段制程 (BEOL，back-end-of-line)制造技术。

尽管参考一个或多个优选实施例说明了本发明，然而本领域的技 术人员会明白，可以做出各种改变，并且可用等同物代替所述优选实 施例的元件，而不脱离本发明的范围。另外，可以做出许多修改，以 使特定的情形或材料适应于本发明的教导，而不脱离本发明的基本范 围。因此，本发明并不局限作为实现本发明的最佳模式而公开的特定 实施例，相反，本发明包括在附加权利要求的范围内的所有实施例。