通过栅极电介质叠层修正进行的阈值电压调整

摘要

公开了涉及在掺杂半导体阱上形成多种栅极叠层(100，...，600)。在该掺杂半导体阱(22，24)上形成高介电常数(高-k)栅极电介质(30L)。在一个器件区域中形成金属栅极层(42L)，而在其它器件区域(200，400，500，600)中暴露该高-k栅极电介质。在其它器件区域中形成具有不同厚度的阈值电压调整氧化物层。然后在该阈值电压调整氧化物层上形成导电栅极材料层(72L)。一种类型的场效应晶体管包括：包括高-k栅极电介质部分的栅极电介质。其它类型的场效应晶体管包括：包括高-k栅极电介质部分和具有不同厚度的第一阈值电压调整氧化物部分的栅极电介质。通过使用不同栅极电介质叠层及具有相同掺杂物浓度的掺杂半导体阱，提供具有不同阈值电压的场效应晶体管。

说明书

技术领域

本发明一般而言涉及半导体器件，尤其是涉及通过栅极电介质叠 层修正而具有不同阈值电压的场效应晶体管及制造该场效应晶体管的 方法。

背景技术

高级半导体芯片使用具有不同阈值电压、每单位宽度导通电流及 每单位长度截止电流的多种场效应晶体管。具有高阈值电压的场效应 晶体管通常被称为“低功率”器件，其具有低导通电流及低截止电流。 具有低阈值电压的场效应晶体管被称为“高性能”器件，其具有高导 通电流及高截止电流。通过使用低功率器件与高性能器件的混合，半 导体芯片可以以最佳功率消耗水平来提供最佳性能。

可通过改变掺杂半导体阱的掺杂物浓度来获取具有不同阈值电 压的器件，其中在该掺杂半导体阱中形成场效应晶体管的主体以获得 阈值电压的每一值。因此，高性能器件使用具有低掺杂物浓度的掺杂 半导体阱，而低功率器件使用具有高掺杂物浓度的另一掺杂半导体阱。 对于井掺杂的每一设定而言，在形成掺杂半导体阱的相应离子植入步 骤期间使用专属植入掩模，从而增加了处理复杂性及制造成本。

除处理成本增加之外，使用具有高掺杂物浓度的掺杂半导体阱的 低功率器件还遭受到增加的结泄漏问题。通常，低功率器件所显示的 反向结漏电流与正向结漏电流的比值要比高性能器件的相应值高许多 个数量级。由于总漏电流是由结漏电流控制，所以通过增大掺杂半导 体阱的掺杂物浓度来提供低功率器件的方法变得愈来愈困难。此外， 在这种FET为SOI FET且具有所谓的浮体的情况下，低功率器件的 增大的结泄露倾向于增大浮体的正向偏压，进而减小Vt且妨碍低漏电 流的所期望的效果。

总而言之，在含有晶体管主体的掺杂半导体阱中的高掺杂物浓度 诱发高的结漏电流。由于结漏电流的增大，尽管存在高阈值电压，但 是调节井掺杂以形成低泄露场效应晶体管的方法变得不能有效地抑制 总的漏电流。

发明内容

在本发明中使用了具有不同栅极电介质叠层的多个场效应晶体 管以提供不同的阈值电压。

在本发明中，在掺杂半导体阱上形成多种栅极叠层。在掺杂半导 体阱上形成高介电常数(高-k)栅极电介质。在一个器件区域中形成 金属栅极层，而在其它器件区域中暴露高-k栅极电介质。在其它器件 区域中形成具有不同厚度的阈值电压调整氧化物层。在阈值电压调整 氧化物层上形成导电栅极材料层。一种类型的场效应晶体管包括：包 括高-k栅极电介质部分的栅极电介质。其它类型的场效应晶体管包括： 包括高-k栅极电介质部分及第一阈值电压调整氧化物部分的栅极电介 质，该第一阈值电压调整氧化物部分具有不同的厚度。通过使用不同 的栅极电介质叠层及具有相同掺杂物浓度的掺杂半导体阱，来提供具 有不同阈值电压的场效应晶体管。

根据本发明的一个方面，提供一种半导体结构，包括：包括第一 栅极叠层的第一场效应晶体管，其中所述第一栅极叠层自下而上包括： 具有大于4.0的介电常数的第一高介电常数(高-k)栅极电介质、金 属栅极部分、至少一个金属部分及第一导电栅极材料部分；及包括第 二栅极叠层的第二场效应晶体管，其中所述第二栅极叠层自下而上包 括：具有大于4.0的介电常数的第二高-k栅极电介质、至少一个电介 质金属氧化物部分及第二导电栅极材料部分，其中所述第一场效应晶 体管与所述第二场效应晶体管具有不同的阈值电压。

根据本发明的另一方面，提供另一种半导体结构，包括：包括第 一栅极叠层的第一场效应晶体管，其中所述第一栅极叠层自下而上包 括：第一高介电常数(高-k)栅极电介质、至少一个第一电介质金属 氧化物部分及第一导电栅极材料部分；及包括第二栅极叠层的第二场 效应晶体管，其中所述第二栅极叠层自下而上包括：第二高-k栅极电 介质、至少一个第二电介质金属氧化物部分及第二导电栅极材料部分， 其中所述第一场效应晶体管与所述第二场效应晶体管具有不同的阈值 电压。

根据本发明的又一方面，提供一种形成半导体结构的方法，包括： 在半导体衬底上形成高介电常数(高-k)栅极电介质层，所述高-k栅 极电介质层包括具有大于4.0的介电常数的介电材料；直接在所述高 -k栅极电介质层的第一部分上形成金属栅极层；直接在所述金属栅极 层上及所述高-k栅极电介质层的第二部分上沉积至少一个金属层，其 中通过氧化所述至少一个金属层的一部分，来直接在所述高-k电介质 层的所述第二部分上形成至少一个电介质金属氧化物层；及直接在所 述至少一个金属层上及所述至少一个电介质金属氧化物部分上形成导 电栅极材料层。

根据本发明的另一方面，提供另一种形成半导体结构的方法，包 括：在半导体衬底上形成高介电常数(高-k)栅极电介质层，所述高 -k栅极电介质层包括具有大于4.0的介电常数的介电材料；直接在所 述高-k栅极电介质层上沉积至少一个金属层，其中通过氧化所述至少 一个金属层，直接在所述高-k电介质层上形成至少一个电介质金属氧 化物层；移除所述至少一个电介质金属氧化物层中的至少一个的一部 分，其中形成具有不同厚度的至少一个第一电介质金属氧化物层及至 少一个第二电介质金属氧化物层；及直接在所述至少一个金属层上及 所述至少一个电介质金属氧化物部分上形成导电栅极材料层。

附图说明

图1为对应于在形成n型掺杂半导体阱及p型掺杂半导体阱之后 的步骤的第一示例性半导体结构的垂直截面视图。

图2为对应于在形成高介电常数(高-k)栅极电介质层及金属栅 极层之后的步骤的第一示例性半导体结构的垂直截面视图。

图3为对应于在图案化金属栅极层之后的步骤的第一示例性半导 体结构的垂直截面视图。

图4为对应于在沉积第一金属层之后的步骤的第一示例性半导体 结构的垂直截面视图。

图5为对应于在图案化第一电介质金属氧化物层之后的步骤的第 一示例性半导体结构的垂直截面视图。

图6为对应于在沉积第二金属层之后的步骤的第一示例性半导体 结构的垂直截面视图。

图7为对应于在形成导电栅极材料层之后的步骤的第一示例性半 导体结构的垂直截面视图。

图8为对应于在图案化各种栅极叠层之后的步骤的第一示例性半 导体结构的垂直截面视图。

图9为对应于在形成各种场效应晶体管之后的步骤的第一示例性 半导体结构的垂直截面视图。

图10为对应于在形成金属层之后的步骤的第二示例性半导体结 构的垂直截面视图。

图11为对应于在薄化金属层的一部分之后的步骤的第二示例性 半导体结构的垂直截面视图。

图12为对应于在形成各种场效应晶体管之后的步骤的第二示例 性半导体结构的垂直截面视图。

具体实施方式

如上所述，本发明涉及通过栅极电介质叠层的修正而具有不同阈 值电压的场效应晶体管，及制造该场效应晶体管的方法，现在通过附 图对其进行详细描述。相同附图标记指示相同组件及对应组件。附图 中的各种组件的各部分并未按比例绘制。

参见图1，根据本发明的第一实施例的第一示例性半导体结构包 括半导体衬底8。半导体衬底8包括含有半导体材料的半导体区域10。 该半导体材料可选自但不限于以下材料：硅、锗、硅-锗合金、硅碳合 金、硅-锗-碳合金、砷化镓、砷化铟、磷化铟、第III-V族化合物半导 体材料、第II-VI族化合物半导体材料、有机半导体材料及其它化合 物半导体材料。优选地，半导体区域10为单结晶，即，具有相同组的 晶体取向(crystallographic orientation)或“磊晶(epitaxial)”。

半导体衬底8进一步包括浅沟槽隔离结构20，其包括诸如氧化 硅、氮化硅、氮氧化硅或其组合的介电材料。半导体衬底8可为大块 衬底(bulk substrate)、绝缘体上半导体(SOI)衬底或具有大块部 分及SOI部分的混合衬底。尽管将第一实施例描述为使用大块衬底， 但是本文也明显地涵盖使用SOI衬底或混合衬底的实施例。

通过离子植入或其它掺杂方法来将第一导电类型掺杂物引入半 导体区域10的第一上部部分中以形成第一掺杂半导体阱22。举例而 言，该半导体区域的该第一上部部分可位于包括第一器件区域100、 第二器件区域200及第五器件区域500的区域中。该第一导电类型可 为n型或p型。如果第一导电类型为n型，则第一掺杂半导体阱22 为n型掺杂半导体阱。如果第一导电类型为p型，则第一掺杂半导体 阱22为p型掺杂半导体阱。第一掺杂半导体阱22具有各处基本上相 同的掺杂物浓度的第一导电类型掺杂。第一掺杂半导体阱22的掺杂物 浓度可具有自1.0×10¹⁶/cm³原子/立方公分至3.0×10¹⁹/cm³原子/立方 公分的值，且通常具有自1.0×10¹⁷/cm³原子/立方公分至1.0×10¹⁹/cm³原子/立方公分的值。

通过离子植入或其它掺杂方法来将第二导电类型掺杂物引入半 导体区域10的第二上部部分中以形成第二掺杂半导体阱24。举例而 言，该半导体区域的该第二上部部分可位于包括第三器件区域300、 第四器件区域400及第六器件区域600的区域中。该第二导电类型与 第一导电类型相反。如果第一导电类型为n型，则该第二导电类型为 p型，且反之亦然。如果第二导电类型为p型，则第二掺杂半导体阱 24为p型掺杂半导体阱。如果第二导电类型为n型，则第二掺杂半导 体阱24为n型掺杂半导体阱。第二掺杂半导体阱24具有各处基本上 相同的掺杂物浓度的第二导电类型掺杂。第二掺杂半导体阱24的掺杂 物浓度可具有自1.0×10¹⁶/cm³原子/立方公分至3.0×10¹⁹/cm³原子/立 方公分的值，且通常具有自1.0×10¹⁷/cm³原子/立方公分至1.0× 10¹⁹/cm³原子/立方公分的值。

优选地，第一掺杂半导体阱22、第二掺杂半导体阱24及半导体 区域10全部为单结晶。半导体区域10可为基本上无掺杂、p型掺杂 或n型掺杂半导体区域。

参见图2，在第一掺杂半导体阱22及第二掺杂半导体阱24的顶 部表面上形成高介电常数(高-k)栅极电介质层30L。可选地，可在 第一及第二掺杂半导体阱(22，24)与高-k栅极电介质层30L之间形 成电介质中间层(未图示)。电介质中间层可包括半导体氧化物、半 导体氮氧化物或半导体氮化物。举例而言，电介质中间层可为“化学 氧化物”，其通过用化学品处理第一及第二掺杂半导体阱(22，24) 的顶部表面来形成。该电介质中间层(如果存在的话)的厚度可在0.1 nm至0.8nm之间，但是本文也涵盖较小及较大的厚度。在其它情况 下，可直接在第一及第二掺杂半导体阱(22，24)上形成高-k介电材 料层30L。

通过现有技术中已知的方法，在第一及第二掺杂半导体阱(22， 24)上形成高介电常数(高-k)栅极电介质层30L，举例而言，该方 法包括：化学气相沉积法(CVD)、物理气相沉积法(PVD)、分子 束沉积法(MBD)、激光脉冲沉积(PLD)、液态源雾化化学沉积法 (LSMCD)、原子层沉积法(ALD)等。高-k栅极电介质层30L包 括：电介质金属氧化物，其具有大于氧化硅的介电常数3.9的介电常 数。通常，高-k栅极电介质层30L具有大于4.0的介电常数。优选地， 高-k栅极电介质层30L具有大于8.0的介电常数。该电介质金属氧化 物为含有金属及氧的高-k材料，且其在现有技术中被称为高-k栅极介 电材料。示例性高-k介电材料包括：HfO₂、ZrO₂、La₂O₃、Al₂O₃、 TiO₂、SrTiO₃、LaA1O₃、Y₂O₃、HfO_xN_y、ZrO_xN_y、La₂O_xN_y、Al₂O_xN_y、 TiO_xN_y、SrTiO_xN_y、LaAlO_xN_y、Y₂O_xN_y、其硅酸盐及其合金。X的每 一值独立地在0.5至3之间且y的每一值独立地在0至2之间。高-k 栅极电介质层30L的厚度可在0.9nm至6nm之间，且优选地在1.2nm 至3nm之间。高-k栅极电介质层30L可具有约为1nm或小于1nm 的有效氧化物厚度。

直接在高-k栅极电介质层30L上形成金属栅极层42L。金属栅极 层42L含有金属或导电金属合金，其具有介于第一及第二掺杂半导体 阱(22，24)的半导体材料的价带边缘与导带边缘之间的功函数。金 属栅极层42L可含有W、Ta、TiN、ZrN、HfN、VN、NbN、TaN、 WN、TiAIN、TaC、TaMgC、TaCN、另一导电耐火金属氮化物、或 其组合或其合金。金属栅极层42L可通过化学气相沉积法(CVD)、 物理气相沉积法(PVD)、原子层沉积法(ALD)及真空蒸镀法等来 形成。金属栅极层42L可包括来自元素周期表之第IVB族或第VB族 的金属或其它过渡金属。金属栅极层42L的厚度可在5nm至100nm 之间，且通常在10nm至50nm之间，但是本文也可涵盖较小及较大 的厚度。

参见图3，将第一光阻材料(photoresist)47施加于金属栅极层42L 上，且平版印刷图案化(lithographically patterned)第一光阻材料47以 覆盖在第一器件区域100及第三器件区域300中的金属栅极层42L。 在第二器件区域200、第四器件区域400、第五器件区域500及第六器 件区域600中，暴露金属栅极层42L的顶部表面。通过使用第一光阻 材料47作为蚀刻掩模的蚀刻来移除金属栅极层42L的暴露部分。蚀 刻可为干式蚀刻或湿式蚀刻。优选地，蚀刻对高-k栅极电介质层30L 的材料是有选择性的，即，不以任何实质性方式移除高-k栅极电介质 层30L。因此，在第二器件区域200、第四器件区域400、第五器件区 域500及第六器件区域600中进行蚀刻之后，暴露高-k栅极电介质层 30L的顶部表面。随后将第一光阻材料47移除。

参见图4，将第一金属层52L沉积于金属栅极层42L的暴露表面 上及高-k栅极电介质层30L的暴露表面上。第一金属层52L为第 IIA/IIIB族元素层，即，包括元素周期表中的第IIA族或第IIIB族中 的元素。可通过现有技术中已知的方法，直接在高-k栅极电介质层30L 及金属栅极层42L上形成第一金属层52L，所述方法包括例如CVD、 PVD、MBD、PLD、LSMCD、ALD等。第一金属层52L包括第IIA 族元素及第IIIB族元素中之一。具体地，第一金属层52L可包括以下 元素中的一种：Be、Mg、Ca、Sr、Ba、Ra、Sc、Y、La、Ce、Pr、 Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb及Lu。第一 金属层52L的厚度可在0.1nm至0.8nm之间，但是也明显地涵盖较 小及较大的厚度。

第IIA族元素及第IIIB族元素具有与氧反应以形成电介质金属 氧化物的倾向。因此，第一金属层52L的直接沉积于高-k栅极电介质 层30L上的部分自底下的高-k栅极电介质层30L获取氧。第一金属层 52L的直接位于高-k栅极电介质层30L之上的部分通过与氧结合而转 变为第一电介质金属氧化物层50L。第一电介质金属氧化物层50L含 有第一金属层52L的金属的氧化物。因为金属栅极层42L不提供任何 氧，所以在金属栅极层42L的顶部表面及侧壁表面之上，第一金属层 52L并未转变。在第一器件区域100及第三器件区域300中，直接在 金属栅极层42L的顶部表面及侧壁上形成含有第IIA族元素或第IIIB 族元素的第一金属层52L。在第二器件区域200、第四器件区域400、 第五器件区域500及第六器件区域600中，直接在高-k栅极电介质层 30L上形成第一电介质金属氧化物层50L。

参见图5，将第二光阻材料57施加于第一电介质金属氧化物层 50L及第一金属层52L上，且平版印刷图案化第二光阻材料57以覆 盖第一电介质金属氧化物层50L在第二器件区域200及第四器件区域 400中的部分。在一个实施例中，在第一器件区域100及第三器件区 域300中，第一金属层52L由第二光阻材料57所覆盖。在另一实施 例中，在第一器件区域100及第三器件区域300中，可暴露第一金属 层52L，即，并未由第二光阻材料57所覆盖。在第五器件区域500及 第六器件区域600中，暴露第一电介质金属氧化物层50L的顶部表面。 通过使用第二光阻材料57作为蚀刻掩模的蚀刻来移除第一电介质金 属氧化物层50L的暴露部分。蚀刻可为干式蚀刻或湿式蚀刻。优选地， 蚀刻对高-k栅极电介质层30L的材料是有选择性的，即，不以任何实 质性方式移除高-k栅极电介质层30L。因此，在第五器件区域500及 第六器件区域600中进行蚀刻之后，高-k栅极电介质层30L的顶部表 面暴露。随后将第二光阻材料57移除。

参见图6，将第二金属层62L沉积于第一金属层52L的表面上、 第一电介质金属氧化物层50L的表面上、及高-k栅极电介质层30L的 暴露表面上。第二金属层62L包括元素周期表中的第IIA族或第IIIB 族中的元素。第二金属层62L的材料可与第一金属层52L的材料相同 或不同。第二金属层62L可用与形成第一金属层52L的方法相同的方 法来形成。第二金属层62L可包括以下元素中的一种：Be、Mg、Ca、 Sr、Ba、Ra、Sc、Y、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、 Dy、Ho、Er、Tm、Yb及Lu。第二金属层62L的厚度可在0.1nm至 0.8nm之间，但是也明显地涵盖较小及较大的厚度。

第二金属层62L的直接沉积于高-k栅极电介质层30L或第一电 介质金属氧化物层50L上的部分自底下的高-k栅极电介质层30L获取 氧。自底下的高-k栅极电介质层30L获取的氧可经由直接接触或通过 第一电介质金属氧化物层50L而提供至第二金属层62L上面的部分 中。第二金属层62L的直接位于高-k栅极电介质层30L之上或直接位 于第一电介质金属氧化物层50L之上的部分通过与氧结合而转变为第 二电介质金属氧化物层60L。第二金属层62L的厚度经选择为使得将 直接位于高-k栅极电介质层30L之上或直接位于第一电介质金属氧化 物层50L之上的第二金属层62L全部转变为第二电介质金属氧化物层 60L。

第二电介质金属氧化物层60L含有第二金属层62L的金属的氧 化物。因为金属栅极层42L或第一金属层52L不提供任何氧，所以在 第一金属层52L的顶部表面及侧壁表面上，第二金属层62L并未转变。 在第一器件区域100及第三器件区域300中，直接在第一金属层52L 的顶部表面及侧壁上形成含有第IIA族元素或第IIIB族元素的第二金 属层62L。在第二器件区域200及第四器件区域400中，直接在第一 电介质金属氧化物层50L上形成第二电介质金属氧化物层60L。还在 第五器件区域500及第六器件区域600中，直接在高-k栅极电介质层 30L上形成第二电介质金属氧化物层60L。

参见图7，直接在第二电介质金属氧化物层60L及第二金属层 62L上形成导电栅极材料层72L。导电栅极材料层72L包括导电材料， 其可为掺杂半导体材料或金属材料。导电栅极材料层72L的厚度可在 10nm至120nm之间，但是本文也明显地涵盖较小及较大的厚度。

在导电栅极材料层72L含有掺杂半导体材料的情况下，该掺杂半 导体材料可为多晶半导体材料或非晶半导体材料。该掺杂半导体材料 包括以下中的至少一个：硅、锗、硅-锗合金、硅碳合金、硅-锗-碳合 金、砷化镓、砷化铟、磷化铟、第III-V族化合物半导体材料、第II-VI 族化合物半导体材料、有机半导体材料及其它化合物半导体材料。可 使用原位(in-situ)掺杂来将该掺杂半导体材料沉积为掺杂半导体材料 层，或者可将该掺杂半导体材料沉积为无掺杂半导体材料层并随后通 过离子植入来掺杂。

在导电栅极材料层72L包括金属材料的情况下，导电栅极材料层 72L可包括可用于如上所述的金属栅极层42L的任何材料。导电栅极 材料层72L可包括与金属栅极层42L的材料相同或不同的材料。

参见图8，平版印刷图案化位于半导体衬底8的顶部表面之上的 材料层(42L、52L、50L、62L、60L及72L)的叠层，以形成各种栅 极叠层。具体地，分别在第一器件区域至第六器件区域(100、200、 300、400、500及600)中形成第一栅极叠层至第六栅极叠层。第一器 件区域100中的第一栅极叠层自下而上包括：第一高介电常数(高-k) 栅极电介质30A、第一金属栅极部分42A、第一器件第一金属部分52A、 第一器件第二金属部分62A及第一导电栅极材料部分72A。第二器件 区域200中的第二栅极叠层自下而上包括：第二高-k栅极电介质30B、 第二器件第一电介质金属氧化物部分50B、第二器件第二电介质金属 氧化物部分60B及第二导电栅极材料部分72B。第三器件区域300中 的第三栅极叠层自下而上包括：第三高-k栅极电介质30C、第二金属 栅极部分42C、第三器件第一金属部分52C、第三器件第二金属部分 62C及第三导电栅极材料部分72C。第四器件区域400中的第四栅极 叠层自下而上包括：第四高-k栅极电介质30D、第四器件第一电介质 金属氧化物部分50D、第四器件第二电介质金属氧化物部分60D及第 四导电栅极材料部分72D。第五器件区域500中的第五栅极叠层自下 而上包括：第五高-k栅极电介质30E、第五器件电介质金属氧化物部 分60E及第五导电栅极材料部分72E。第六器件区域600中的第六栅 极叠层自下而上包括：第六高-k栅极电介质30F、第六器件电介质金 属氧化物部分60F及第六导电栅极材料部分72F。

第一高-k栅极电介质30A、第二高-k栅极电介质30B、第三高-k 栅极电介质30C、第四高-k栅极电介质30D、第五高-k栅极电介质30E 及第六高-k栅极电介质30F为在图案化栅极叠层之后高-k栅极电介质 层30L的剩余部分。第一金属栅极部分42A及第二金属栅极部分42C 为在图案化栅极叠层之后金属栅极层42L的剩余部分。第一器件第一 金属部分52A及第三器件第一金属部分52C为第一金属层52L的剩 余部分。第一器件第二金属部分62A及第三器件第二金属部分62C为 第二金属层62L的剩余部分。第二器件第一电介质金属氧化物部分 50B及第四器件第一电介质金属氧化物部分50D为第一电介质金属氧 化物层50L的剩余部分。第二器件第二电介质金属氧化物部分60B、 第四器件第二电介质金属氧化物部分60D、第五器件电介质金属氧化 物部分60E及第六器件电介质金属氧化物部分60F为第二电介质金属 氧化物层60L的剩余部分。第一导电栅极材料部分至第六导电栅极材 料部分(72A-72F)为导电栅极材料层72L的剩余部分。第一栅极叠 层至第六栅极叠层中的每一部分都具有与衍生该部分的层相同的组成 及厚度。

参见图9，根据需要执行源极及漏极扩展植入。可将第二导电类 型掺杂物植入具有第一导电类型掺杂之第一掺杂半导体阱22的上部 部分中，而用第一经图案化掩模层(未图示)来遮蔽第二掺杂半导体 阱24。可在第一掺杂半导体阱22中形成具有第二导电类型掺杂的第 一源极及漏极扩展区域(未图示)。可将第一导电类型掺杂物植入具 有第二导电类型掺杂的第二掺杂半导体阱24的上部部分中，而用第二 经图案化掩模层(未图示)来遮蔽第一掺杂半导体阱22。可在第二掺 杂半导体阱24中形成具有第一导电类型掺杂的第二源极及漏极扩展 区域(未图示)。可根据需要执行晕圈(halo)植入。

在第一栅极叠层至第六栅极叠层的侧壁上形成电电介质栅极间 隔物80。举例而言，电介质栅极间隔物80可通过以下步骤形成：沉 积介电材料层，接着各向异性蚀刻，各向异性蚀刻移除该介电材料层 的水平部分。在第一栅极叠层至第六栅极叠层的侧壁上的介电材料层 的剩余垂直部分构成电介质栅极间隔物。

通过植入第二导电类型掺杂物，在第一掺杂半导体阱22的上部 部分中形成具有第二导电类型掺杂的第一源极及漏极区域92。在第一 器件区域100、第二器件区域200及第五器件区域500中，第一源极 及漏极区域92可具有相同浓度的第二导电类型掺杂物。第一源极及漏 极区域92中的第二导电类型掺杂物的掺杂物浓度可在3.0×10¹⁹原子/ 立方公分至3.0×10²¹原子/立方公分之间，且通常在1.0×10²⁰原子/立 方公分至1.0×10²¹原子/立方公分之间。在形成第一源极及漏极区域 92期间，第三器件区域300、第四器件区域400及第六器件区域600 由经图案化掩模层覆盖，该经图案化掩模层在离子植入期间充当第二 导电类型掺杂物的阻挡掩模。

通过植入第一导电类型掺杂物，在第二掺杂半导体阱24的上部 部分中形成具有第一导电类型掺杂的第二源极及漏极区域94。在第三 器件区域300、第四器件区域400及第六器件区域600中，第二源极 及漏极区域94可具有相同浓度的第一导电类型掺杂物。第二源极及漏 极区域94中的第一导电类型掺杂物的掺杂物浓度可在3.0×10¹⁹原子/ 立方公分至3.0×10²¹原子/立方公分之间，且通常在1.0×10²⁰原子/立 方公分至1.0×10²¹原子/立方公分之间。在形成第二源极及漏极区域 94期间，第一器件区域100、第二器件区域200及第五器件区域500 由另一经图案化掩模层覆盖，该经图案化掩模层在离子植入期间充当 第一导电类型掺杂物的阻挡掩模。

第一半导体结构包括第二导电类型的场效应晶体管及第一导电 类型的场效应晶体管。具体地，第一器件区域100、第二器件区域200 及第五器件区域500中的场效应晶体管为第二导电类型的场效应晶体 管。第三器件区域300、第四器件区域400及第六器件区域600中的 场效应晶体管为第一导电类型的场效应晶体管。如果第一掺杂半导体 阱22为n型掺杂半导体阱，且第二掺杂半导体阱24为p型掺杂半导 体阱，则在第一器件区域100、第二器件区域200及第五器件区域500 中的场效应晶体管为p型场效应晶体管，且在第三器件区域300、第 四器件区域400及第六器件区域600中的场效应晶体管为n型场效应 晶体管。相反，如果第一掺杂半导体阱22为p型掺杂半导体阱，且第 二掺杂半导体阱24为n型掺杂半导体阱，则在第一器件区域100、第 二器件区域200及第五器件区域500中的场效应晶体管为n型场效应 晶体管，且在第三器件区域300、第四器件区域400及第六器件区域 600中的场效应晶体管为p型场效应晶体管。

因为第一器件区域100、第二器件区域200及第五器件区域500 中的场效应晶体管形成于始终具有相同掺杂物浓度的同一第一掺杂半 导体阱22中，所以这些晶体管彼此之间具有基本上相同的每单位宽度 的源极至主体结电流，以及彼此之间具有基本上相同的每单位宽度的 漏极至主体结电流。同样地，因为第三器件区域300、第四器件区域 400及第六器件区域600中的场效应晶体管形成于始终具有相同掺杂 物浓度的同一第二掺杂半导体阱24中，所以这些晶体管彼此之间具有 基本上相同的每单位宽度的源极至主体结电流，以及彼此之间具有基 本上相同的每单位宽度的漏极至主体结电流。本文中的晶体管的宽度 指的是场效应晶体管的沟道的宽度，该宽度是在垂直于电流方向的方 向上且在沟道与栅极电介质之间的界面平面中测量的。该源极至主体 结电流为在晶体管的源极与主体之间的漏电流。漏极至主体结电流为 在晶体管的漏极与主体之间的漏电流。因为漏极至源极电流并非漏电 流且并不涉及主体，所以源极至主体结电流与漏极至主体结电流不包 括漏极至源极电流。第一器件区域至第六器件区域(100、200、300、 400、500、600)中的场效应晶体管可为大块场效应晶体管或可为SOI 场效应晶体管。

第一器件区域100、第二器件区域200及第五器件区域500中的 场效应晶体管中的每一个场效应晶体管都具有与其它两个场效应晶体 管不同的阈值电压。阈值电压的这种差别并不是通过第一掺杂半导体 阱22中的掺杂物浓度的修正实现的。在第一器件区域100、第二器件 区域200及第五器件区域500中，第一掺杂半导体阱22具有相同掺杂 物浓度。相反，在第一器件区域100、第二器件区域200及第五器件 区域500中的三个场效应晶体管中的阈值电压的差别是由其栅极叠层 结构上的差异来实现的。

具体地，第一器件区域100中的第一场效应晶体管的阈值电压是 由第一高-k栅极电介质30A的材料及厚度、以及第一金属栅极部分 42A的功函数来确定的。第二器件区域200中的第二场效应晶体管的 阈值电压是由第二高-k栅极电介质30B的材料及厚度、第二器件第一 电介质金属氧化物部分50B的材料及厚度、第二器件第二电介质金属 氧化物部分60B的材料及厚度、以及第二导电栅极材料部分72B的功 函数来确定的。第五器件区域500中的第五场效应晶体管的阈值电压 是由第五高-k栅极电介质30E的材料及厚度、第五器件电介质金属氧 化物部分60E的材料及厚度、以及第五导电栅极材料部分72E的功函 数来确定的。

第三器件区域300、第四器件区域400及第六器件区域600中的 场效应晶体管中的每一个场效应晶体管都具有与其它两个场效应晶体 管不同的阈值电压。阈值电压的这种差别并不是通过第一掺杂半导体 阱22中的掺杂物浓度的修正来实现的。在第三器件区域300、第四器 件区域400及第六器件区域600中，第二掺杂半导体阱24具有相同的 掺杂物浓度。相反，在第三器件区域300、第四器件区域400及第六 器件区域600中的三个场效应晶体管中的阈值电压的差别是由其栅极 叠层结构上的差异来实现的。

具体地，第三器件区域300中的第三场效应晶体管的阈值电压是 由第三高-k栅极电介质30C的材料及厚度以及第二金属栅极部分42C 的功函数来确定的。第四器件区域400中的第四场效应晶体管的阈值 电压是由第四高-k栅极电介质30D的材料及厚度、第四器件第一电介 质金属氧化物部分50D的材料及厚度、第四器件第二电介质金属氧化 物部分60D的材料及厚度、以及第四导电栅极材料部分72D的功函数 来确定的。第六器件区域600中的第六场效应晶体管的阈值电压是由 第六高-k栅极电介质30F的材料及厚度、第六器件电介质金属氧化物 部分60F的材料及厚度、以及第六导电栅极材料部分72F的功函数来 确定的。

参见图10，通过移除第一光阻材料47且在金属栅极层42L的暴 露表面上及高-k栅极电介质层30L的暴露表面上沉积金属层152L， 自图3的第一示例性半导体结构衍生根据本发明的第二实施例的第二 示例性半导体结构。金属层152L为第IIA/IIIB族元素层，即，包括 元素周期表中的第IIA族或第IIIB族中的元素。可使用与在第一实施 例中用以形成第一金属层52L的方法相同的方法，来直接在高-k栅极 电介质层30L及金属栅极层42L上形成金属层152L。金属层152L可 包括与第一实施例中相同的金属。金属层152L的厚度可在0.1nm至 1.6nm之间，且通常在0.1nm至0.8nm之间，但是也明显地涵盖较 小及较大的厚度。

金属层152L的直接沉积于高-k栅极电介质层30L上的部分自底 下的高-k栅极电介质层30L获取氧。金属层152L的直接位于高-k栅 极电介质层30L之上的部分通过与氧结合而转变为电介质金属氧化物 层150L。电介质金属氧化物层150L含有金属层152L的金属的氧化 物。因为金属栅极层42L不提供任何氧，所以在金属栅极层42L的顶 部表面及侧壁表面之上，金属层152L并未转变。在第一器件区域100 及第三器件区域300中，直接在金属栅极层42L的顶部表面上及侧壁 上形成含有第IIA族元素或第IIIB族元素的金属层152L。在第二器 件区域200、第四器件区域400、第五器件区域500及第六器件区域 600中，直接在高-k栅极电介质层30L上形成电介质金属氧化物层 150L。

参见图11，将光阻材料157施加于电介质金属氧化物层150L及 金属层152L上，且平版印刷图案化光阻材料157以覆盖电介质金属 氧化物层150L的在第二器件区域200及第四器件区域400中的部分。 在一个实施例中，在第一器件区域100及第三器件区域300中，金属 层152L由光阻材料157所覆盖。在另一实施例中，在第一器件区域 100及第三器件区域300中，可暴露金属层152L，即，并未由光阻材 料157所覆盖。在第五器件区域500及第六器件区域600中，暴露电 介质金属氧化物层150L的顶部表面。通过使用光阻材料157作为蚀 刻掩模的蚀刻来使电介质金属氧化物层150L的暴露部分形成凹处。 蚀刻可为干式蚀刻或湿式蚀刻。蚀刻减少了电介质金属氧化物层150L 的暴露部分。电介质金属氧化物层150L的位于光阻材料157之下的 部分保持原始厚度，且其在本文中被称为第一厚度电介质金属氧化物 层153L。电介质金属氧化物层150L的由于蚀刻而具有减小的厚度的 部分在本文中被称为第二厚度电介质金属氧化物层151L。第一厚度电 介质金属氧化物层153L的厚度为第一厚度，且第二厚度电介质金属 氧化物层151L的厚度为第二厚度。第二厚度小于第一厚度。第二厚 度电介质金属氧化物层151L及第一厚度电介质金属氧化物层153L具 有整体结构及单一结构，即两者为一整体。随后将光阻材料157移除。

参见图12，在第二示例性半导体结构上执行对应于图7至图9 的第一实施例的处理步骤，以形成第二导电类型的场效应晶体管及第 一导电类型的场效应晶体管。具体地，第一器件区域100、第二器件 区域200及第五器件区域500中的场效应晶体管为第二导电类型的场 效应晶体管。第三器件区域300、第四器件区域400及第六器件区域 600中的场效应晶体管为第一导电类型的场效应晶体管。

第一器件区域100中的第一栅极叠层自下而上包括：第一高介电 常数(高-k)栅极电介质30A、第一金属栅极部分42A、第一金属部 分152A及第一导电栅极材料部分72A。第二器件区域200中的第二 栅极叠层自下而上包括：第二高-k栅极电介质30B、第一第一厚度电 介质金属氧化物部分150B及第二导电栅极材料部分72B。第三器件 区域300中的第三栅极叠层自下而上包括：第三高-k栅极电介质30C、 第二金属栅极部分42C、第二金属部分152C及第三导电栅极材料部 分72C。第四器件区域400中的第四栅极叠层自下而上包括：第四高 -k栅极电介质30D、第二第一厚度电介质金属氧化物部分150D及第 四导电栅极材料部分72D。第五器件区域500中的第五栅极叠层自下 而上包括：第五高-k栅极电介质30E、第一第二厚度电介质金属氧化 物部分150E及第五导电栅极材料部分72E。第六器件区域600中的 第六栅极叠层自下而上包括：第六高-k栅极电介质30F、第二第二厚 度电介质金属氧化物部分150F及第六导电栅极材料部分72F。

第一高-k栅极电介质30A、第二高-k栅极电介质30B、第三高-k 栅极电介质30C、第四高-k栅极电介质30D、第五高-k栅极电介质30E 及第六高-k栅极电介质30F为在图案化栅极叠层之后高-k栅极电介质 层30L的剩余部分。第一金属栅极部分42A及第二金属栅极部分42C 为在图案化栅极叠层之后金属栅极层42L的剩余部分。第一金属部分 152A及第二金属部分152C为在图案化栅极叠层之后金属层152L的 剩余部分。第一第一厚度电介质金属氧化物部分150B及第二第一厚 度电介质金属氧化物部分150D为第一厚度电介质金属氧化物层153L 的剩余部分。第一第二厚度电介质金属氧化物部分150E及第二第二 厚度电介质金属氧化物部分150F为第二厚度电介质金属氧化物层 151L的剩余部分。第一导电栅极材料部分至第六导电栅极材料部分 (72A-72F)为导电栅极材料层72L的剩余部分。第一栅极叠层至第 六栅极叠层中的每一部分皆具有与衍生该部分的层相同的组成及厚 度。

如果第一掺杂半导体阱22为n型掺杂半导体阱，且第二掺杂半 导体阱24为p型掺杂半导体阱，则在第一器件区域100、第二器件区 域200及第五器件区域500中的场效应晶体管为p型场效应晶体管， 且在第三器件区域300、第四器件区域400及第六器件区域600中的 场效应晶体管为n型场效应晶体管。相反，如果第一掺杂半导体阱22 为p型掺杂半导体阱，且第二掺杂半导体阱24为n型掺杂半导体阱， 则在第一器件区域100、第二器件区域200及第五器件区域500中的 场效应晶体管为n型场效应晶体管，且在第三器件区域300、第四器 件区域400及第六器件区域600中的场效应晶体管为p型场效应晶体 管。

第一器件区域100、第二器件区域200及第五器件区域500中的 场效应晶体管中的每一个场效应晶体管都具有与其它两个场效应晶体 管不同的阈值电压。第一器件区域100、第二器件区域200及第五器 件区域500中的三个场效应晶体管中的阈值电压的差别是由通过其栅 极叠层结构上的差异来实现的。具体地，第一器件区域100中的第一 场效应晶体管的阈值电压是通过第一高-k栅极电介质30A的材料及厚 度、以及第一金属栅极部分42A的功函数来决定。第二器件区域200 中的第二场效应晶体管的阈值电压是通过第二高-k栅极电介质30B的 材料及厚度、第一第一厚度电介质金属氧化物部分150B的材料及厚 度、以及第二导电栅极材料部分72B的功函数来确定的。第五器件区 域500中的第五场效应晶体管的阈值电压是通过第五高-k栅极电介质 30E的材料及厚度、第一第二厚度电介质金属氧化物部分150E的材 料及厚度、以及第五导电栅极材料部分72E的功函数来确定的。

第三器件区域300、第四器件区域400及第六器件区域600中的 场效应晶体管中的每一个场效应晶体管都具有与其它两个场效应晶体 管不同的阈值电压。第三器件区域300、第四器件区域400及第六器 件区域600中的三个场效应晶体管中的阈值电压的差别是通过其栅极 叠层结构上的差异来实现的。

具体地，第三器件区域300中的第三场效应晶体管的阈值电压是 由第三高-k栅极电介质30C的材料及厚度、以及第二金属栅极部分 42C的功函数来确定的。第四器件区域400中的第四场效应晶体管的 阈值电压是由第四高-k栅极电介质30D的材料及厚度、第二第一厚度 电介质金属氧化物部分150D的材料及厚度、以及第四导电栅极材料 部分72D的功函数来确定的。第六器件区域600中的第六场效应晶体 管的阈值电压是由第六高-k栅极电介质30F的材料及厚度、第二第二 厚度电介质金属氧化物部分150F的材料及厚度、以及第六导电栅极 材料部分72F的功函数来确定的。

尽管已结合具体实施例描述了本发明，但是很显然鉴于以上描 述，许多替代、修改及变化对于本领域技术人员而言是显而易见的。 因此，本发明意欲涵盖属于本发明及以下权利要求的范围及精神的所 有这种替代、修改及变化。

工业适用性

本发明可在工业上应用于半导体高-k栅极器件的设计和制造，所 述半导体高-k栅极器件适用于用在各种电子和电气设备，尤其用于计 算机和通信领域中的集成芯片。