金属栅层/高K栅介质层的叠层结构的刻蚀方法

摘要

本发明公开了一种金属栅层/高K栅介质层的叠层结构的刻蚀方法，属于集成电路制造技术领域。该方法包括：在半导体衬底上依次形成界面层、高K栅介质层、金属栅层、多晶硅层和硬掩膜层；根据需要形成的栅极图案对所述硬掩膜层和多晶硅层进行刻蚀；采用预刻、主刻和过刻工艺对金属栅层/高K栅介质层的叠层结构进行刻蚀；其中，在对金属栅层/高K栅介质层的叠层结构进行主刻时，采用包括BCl3和SF6的混合气体作为工艺气体。本发明适用于CMOS器件中引入高K介质、金属栅材料后的栅结构刻蚀工艺。

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种金属栅层/高K栅介质 层的叠层结构的刻蚀方法。

背景技术

随着半导体器件的特征尺寸进入到45nm技术节点以后，为了减 小栅隧穿电流，降低器件的功耗，并彻底消除多晶硅耗尽效应和 PMOSFET(P型金属—氧化物—半导体场效应晶体管)中B扩散引起 的可靠性问题，缓解费米能级钉扎效应，采用高K(介电常数)/金属栅 材料代替传统的SiO₂/poly(多晶硅)结构已经成为了必然的选择。为 了降低刻蚀的难度，避免后续源/漏离子注入等工艺对金属栅电极的影 响，以及引入高K和金属栅材料后不过多地增加原有CMOS(互补性 金属氧化物半导体场效应晶体管)工艺的复杂性，一般采用多晶硅/金 属栅的叠层结构代替纯金属栅电极，形成在多晶硅栅和高K介质间插 入一薄层金属栅的叠层结构。

金属栅层/高K栅介质层叠层结构的刻蚀工艺是高K、金属栅材料 实际应用到CMOS工艺的主要挑战之一。由于高K、金属栅材料的刻 蚀产物的挥发性较差，采用现有的适用于多晶硅栅刻蚀的工艺不易得 到陡直的刻蚀剖面。另外，对于多晶硅/金属栅层/高K栅介质层的叠 层结构，在刻蚀金属栅层/高K栅介质层叠层结构的过程中不仅要得到 陡直的金属栅层/高K栅介质层剖面还要保持多晶硅的剖面不受到破 坏。而且，纳米级CMOS器件要求金属栅层/高K栅介质层叠层结构 刻蚀对Si衬底的损失要低于1nm。所以，开发出一种适用于金属栅层 /高K栅介质层叠层结构的刻蚀工艺是实现这些新材料集成的关键之 一。

发明内容

本发明提供的金属栅层/高K栅介质层的叠层结构的刻蚀方法，能 够得到较好的栅极叠层结构的刻蚀剖面，改善器件的性能。

本发明提供的金属栅层/高K栅介质层的刻蚀方法，包括：在半导 体衬底上依次形成界面层、高K栅介质层、金属栅层、多晶硅层和硬 掩膜层；根据需要形成的栅极图案对所述硬掩膜层和多晶硅层进行刻 蚀；采用预刻、主刻和过刻工艺对金属栅层/高K栅介质层的叠层结构 进行刻蚀；其中，在对金属栅层/高K栅介质层的叠层结构进行主刻时， 采用包括BCl₃和SF₆的混合气体作为工艺气体。

其中，所述混合气体中还可以进一步加入O₂、N₂和Ar中的一种 或多种的混合气体。

可选地，在对金属栅层/高K栅介质层的叠层结构进行预刻时，可 以采用Ar或者Ar与Cl₂的混合气体作为工艺气体；其中Cl₂与Ar的 比率小于等于1；并且预刻步骤的工艺条件可以优选为：上电极功率 为200-450W，下电极功率为40-160W，压强为6-15mt，气体的总流 量为40-100sccm，腔体和电极的温度控制在50-80℃。

可选地，在对金属栅层/高K栅介质层的叠层结构进行过刻时，采 用包括BCl₃的工艺气体；所述工艺气体中可以进一步包括Ar或O₂中至少一种，工艺气体中Ar与BCl₃的比率为小于等于2∶3，O₂与BCl₃的比率为小于等于1∶7；此外，过刻步骤的工艺条件可以优选为：上 电极功率为100-200W，下电极功率为0-80W，压强为4-8mt，刻蚀气 体的总流量为50-100sccm，腔体和电极的温度控制在50-80℃。

可选地，主刻步骤的工艺条件可以为上电极功率为120-300W， 下电极功率为40-150W，压强为4-10mt，刻蚀气体的总流量为 50-100sccm，腔体和电极的温度控制在50-80℃。

在本发明的实施例中，高K介质层的材料包括HfAlON、 HfSiAlON、HfTaAlON、HfTiAlON、HfON、HfSiON、HfFaON、HfFiON 中的任一种或多种的组合，金属栅层的材料可以包括TaN、TiN、MoN、 Ru、Mo中的任一种或多种的组合。

本发明提出的金属栅层/高K栅介质的叠层结构的刻蚀方法，通过 优化刻蚀工艺条件，采用BCl₃和SF₆的混合气体进行金属栅层/高K 栅介质材料刻蚀时，在BCl₃中加入SF₆气体或加入SF₆与O₂、N₂、Ar 中的一种或多种气体的混合气体不仅可以改善金属栅的刻蚀剖面，还 可以提高金属栅材料对高K材料的选择比；采用包括BCl₃气体的过 刻条件不仅可以完全去除高K材料而且因BCl₃气体可以与Si衬底形 成Si-B键而提高刻蚀过程中对Si衬底的选择比。本发明提出的金属 栅层/高K栅介质层的叠层结构的刻蚀方法，可以满足高K、金属栅材 料刻蚀工艺的需要，能够与现有的CMOS工艺兼容。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其 他目的、特征和优点将更为清楚，在附图中：

图1-5为根据本发明实施例的金属栅层/高K栅介质层的刻蚀方法 各个步骤对应的截面示意图；

图6为本发明实施例刻蚀TaN(33nm)/HfSiON的叠层结构的扫 描电镜图；

图7为本发明实施例对刻蚀后的TaN金属栅(11nm)/HfSiON高 K介质叠层结构的表面的XPS(X光电子能谱)分析。

具体实施方式

以下，通过附图中示出的具体实施例来描述本发明。但是应该理 解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在 以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆 本发明的概念。

在附图中示出了根据本发明实施例的层结构示意图。这些图并非 是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能 省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的 相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术 限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具 有不同形状、大小、相对位置的区域/层。

图1-5详细示出了根据本发明实施例进行金属栅层/高K栅介质层 的叠层结构的刻蚀方法中各步骤对应的结构截面图。以下，将参照这 些附图来对根据本发明实施例的各个步骤予以详细说明。

参考图1，首先提供半导体衬底100。衬底100可以包括任何适 合的半导体衬底材料，具体可以是但不限于硅、锗、锗化硅、SOI(绝 缘体上硅)、碳化硅、砷化镓或者任何Ⅲ/Ⅴ族化合物半导体等。根据 现有技术公知的设计要求(例如p型衬底或者n型衬底)，半导体衬底 100可以包括各种掺杂配置。此外，半导体衬底100可以可选地包括 外延层，可以被应力改变以增强性能。本发明的实施例以Si衬底为例。

在半导体衬底100上依次形成界面层101、高K栅介质层102、 金属栅层103、多晶硅层104以及硬掩模层105。界面层101例如可 以是SiO₂，可以通过热氧化(RTO)或淀积方法形成。高K栅介质层 102的形成材料可以包括：HfAlON、HfSiAlON、HfTaAlON、HfTiAlON、 HfON、HfSiON、HfTaON、HfTiON中的任一种或多种的组合。金属 栅层103的材料可以包括TaN、TiN、MoN、Ru、Mo中的任一种或 多种的组合。高K栅介质层102和金属栅层103可以通过PVD(物理 气相淀积)、CVD(化学气相淀积)、ALD(原子层淀积)、PLD(脉 冲激光淀积)、MOCVD(金属有机化学气相淀积)、PEALD(等离 子体增强原子层淀积)、MBE(分子束淀积)等方法形成，优选采用 PVD方法，但本发明对此不做限制。可以采用LPCVD(低压化学气 相淀积)方法或其他方法形成多晶硅层104。硬掩模层105可以通过 低温热氧化工艺形成SiO₂得到，或者也可以采用不同的方法形成其他 介质材料，如Si₃N₄，用于保护下面的多晶硅层104。

如图2所示，在刻蚀之前，首先在硬掩模层105上旋涂一层光刻 胶，并根据要形成的栅极图案对光刻胶进行图案化，以形成光刻胶图 案106，并将未反应的光刻胶去除。

接着，如图3所示，形成光刻胶图案106后，分别对硬掩膜层105 和多晶硅104进行高选择比的各向异性刻蚀，如干法刻蚀，例如可以 采用RIE(反应离子刻蚀)方法进行刻蚀。在刻蚀完硬掩膜层105之 后，可以将光刻胶图案106去除，然后再刻蚀多晶硅层104。多晶硅 层104刻蚀后，得到陡直的多晶硅刻蚀剖面并且该刻蚀停止在金属栅 层103上。

然后，通过预刻、主刻、过刻工艺对金属栅层/高K栅介质层的叠 层结构进行高选择比的各向异性刻蚀。

具体地，进行金属栅层/高K栅介质层的叠层结构的预刻步骤，可 以采用干法刻蚀，例如RIE、Plasma(等离子体)刻蚀、ICP(感应耦 合等离子体)刻蚀或其他的刻蚀方法。在这个步骤中，可以采用Ar 或者Ar与Cl₂的混合气体作为工艺气体进行刻蚀。优选地，Cl₂与Ar 的比率小于等于1。以反应离子刻蚀为例，刻蚀中可选的工艺条件是： 上电极功率为200-450W，下电极功率为40-160W，压强为6-15mt， 气体的总流量为40-100sccm，腔体和电极的温度控制在50-80℃。预 刻步骤后，去除了金属栅层103表面存在的氧化层，并在金属栅层103 中引入损伤，从而利于后续主刻步骤的进行。

接着，对金属栅层/高K栅介质层的叠层结构进行主刻步骤，可以 采用干法刻蚀，例如RIE、Plasma刻蚀、ICP刻蚀方法或其他的刻蚀 方法。这个步骤主要刻蚀金属栅层103。可以采用包括BCl₃和SF₆的 混合气体作为工艺气体，在BCl₃中加入SF₆气体不仅可以改善金属栅 的刻蚀剖面，还可以提高金属栅材料对高K材料的选择比。优选地， 还可以进一步在工艺气体中加入O₂、N₂和Ar中的任一种或多种的组 合，以便更好地控制刻蚀速率和刻蚀的均匀性，进一步提高刻蚀剖面 的陡直度，并提高金属栅层对高K栅介质层的选择比。以反应离子刻 蚀为例，主刻步骤中可以优选以下的工艺条件：上电极功率为 120-300W，下电极功率为40-150W，压强为4-10mt，刻蚀气体的总流 量为50-100sccm，腔体和电极的温度控制在50-80℃。

主刻步骤的刻蚀结果是将金属栅层104去除，形成了如图4所示 的结果。采用本发明实施例的主刻步骤，被刻蚀后的金属栅层103形 成了陡直的刻蚀剖面。

最后，对高K栅介质层进行过刻，可以采用干法刻蚀，例如RIE、 Plasma刻蚀、ICP刻蚀方法或其他的刻蚀方法。过刻步骤中可以采用 含有BCl₃的气体作为工艺气体。采用BCl₃气体的过刻条件不仅可以 完全去除高K材料而且因BCl₃气体可以与Si衬底形成Si-B键而提高 刻蚀过程中对Si衬底的选择比。并且优选地，工艺气体中还可以进一 步包括Ar或O₂中至少一种，能够进一步提高刻蚀的均匀性和对Si 衬底的选择比。优选地，工艺气体中BCl₃与O₂、Ar混合气体中Ar 与BCl₃的比率为小于等于2∶3，O₂与BCl₃的比率为小于等于1∶7。以 反应离子刻蚀为例，过刻步骤中优选采用的工艺条件为：上电极功率 为100-200W，下电极功率为0-80W，压强为4-8mt，刻蚀气体的总流 量为50-100sccm，腔体和电极的温度控制在50-80℃。过刻中，除了 高K栅介质层102，进一步地，界面层101也可以被刻蚀。刻蚀后形 成了如图5所示的结构。采用本发明实施例的过刻步骤，被刻蚀后的 高K栅介质层102和界面层101形成了陡直的刻蚀剖面。

如图6所示为根据本发明的一个实施例得到的刻蚀结果的电镜观 察结果示意图。在这个实施例中，采用的是SiO₂/Ploy(多晶硅) /TaN/HfSiON/SiO_x/Si叠层结构，其中SiO₂作为硬掩膜，厚度为65nm， 多晶硅厚度为110nm，金属栅层采用TaN，厚度为30nm，HfSiON作 为高K栅介质层，厚度为3nm，SiO_x为界面层，以Si为半导体衬底。 在栅极刻蚀过程中，优化预刻、主刻、过刻的刻蚀条件，如刻蚀气体 的比率、上下电极功率、气体压力以及腔体和电极的温度等参数对 TaN/HfSiON的叠层结构进行高选择比的各向异性刻蚀刻蚀，为了看 清楚界面，刻蚀后还在样品表面淀积了40nm的SiN材料。图6中发 亮的白色部分的金属栅层，其上方为多晶硅层，其下方为高K栅介质 层。从图6可以看出，刻蚀后，多晶硅层和金属栅层的刻蚀剖面都是 陡直的，无刻蚀残余，并且该刻蚀工艺对Si衬底的损耗较少。

在本发明的另一实施例中，将上述实施例中的金属栅层TaN改变 为11nm。同样通过优化预刻、主刻、过刻的刻蚀条件，如刻蚀气体 的比率、上下电极功率、气体压力以及腔体和电极的温度等参数对 TaN/HfSiON的叠层结构进行高选择比的各向异性刻蚀刻蚀后，对刻 蚀后的样品表面进行XPS(X光电子能谱)分析，分析结果如图7所 示。其中，曲线A表示只采用主刻工艺后得到的Hf元素强度分析， 曲线B表示在主刻加过刻工艺后的Hf元素强度分析。可以看出，只 采用适用于该结构的优化的主刻条件刻蚀后，被刻处还存在Hf元素， 这说明主刻后样品还存在HfSiON高K介质，没有刻蚀到Si衬底的表 面；加上优化的BCl₃/Ar气体的过刻后，样品表面已经不存在Hf元素， 说明HfSiON高K材料已经完全去除，实现了TaN/HfSiON叠层结构 的完全去除。

综上所述，本发明实施例的金属栅层/高K栅介质层的叠层结构的 刻蚀方法，可以满足高K/金属栅材料刻蚀工艺的需要，刻蚀后不仅得 到了陡直的刻蚀剖面而对Si衬底的损失很少，为实现高K/金属栅的 集成提供了必要保证。此外，本发明提出的金属栅/高K介质叠层结 构的刻蚀方法，与现有的CMOS工艺兼容性较高。

此外，纳米级CMOS器件要求金属栅/高K叠层结构刻蚀对Si衬 底的损失要低于1nm。本发明的实施例采用的方法能够达到这个要求。

本发明所提供的金属栅/高K介质叠层结构的刻蚀方法更适于纳 米级CMOS器件中高K、金属栅的集成，更符合超大规模集成电路的 内在要求和发展方向。

在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出 详细的说明。但是本领域技术人员应当理解，可以通过现有技术中的 各种手段，来形成所需形状的层、区域等。另外，为了形成同一结构， 本领域技术人员还可以设计出与以上描述的方法并不完全相同的方 法。

以上参照本发明的实施例对本发明予以了说明。但是，这些实施 例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的 范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域 技术人员可以做出多种替换和修改，这些替换和修改都应落在本发明 的范围之内。