一种栅源和栅漏过压保护的晶体管功率器件及其制造方法

摘要

本发明公开了一种栅源和栅漏过压保护的晶体管功率器件，包括硅片、栅氧化层、多晶硅层、栅电极、源电极和漏电极，其中；还包括一P+区域和一N+区域，所述P+区域和所述N+区域分别设置在所述源电极的源区上。本发明各电极保护效果好，具有过压保护，栅区不容易损坏，结构和制造工艺均较简单，使用寿命长。

说明书

技术领域

本发明涉及半导体技术，尤其涉及的是一种栅源和栅漏过压保护的晶 体管功率器件及其制造方法。

背景技术

现有技术中，现有的功率器件，例如，VDMOS(垂直双扩散金属-氧 化物半导体场效应晶体管)和IGBT(绝缘栅双极型晶体管)，一种栅极电 压控制，二种载流子参入导电的器件，他具有驱动电路简单，电流能力大， 易于集成等优点。栅电极的面积占据其总面积的一半以上，栅区很容易损 坏。同时栅漏之间在工作电压冲击下也容易损坏，为了保护栅源之间的电 极及栅漏之间的电极，传统的方法是利用多晶硅形成串联二极管保护栅源 之间电极及栅漏之间的电极，但是多晶硅的击穿电压及掺杂控制较难，对 于工艺制程要求很高。

因此，现有技术存在缺陷，需要改进。

发明内容

本发明所要解决的技术问题是：提供一种各电极保护效果好，具有过 压保护，栅区不容易损坏，结构和制造工艺均较简单，使用寿命长的栅源 和栅漏过压保护的晶体管功率器件。

本发明的技术方案如下：一种栅源和栅漏过压保护的晶体管功率器件， 包括硅片、栅氧化层、多晶硅层、栅电极、源电极和漏电极，其中；还包 括一P+区域和一N+区域，所述P+区域和所述N+区域分别设置在所述源电 极的源区上。

应用于上述技术方案，所述的晶体管功率器件中，对应所述P+区域和 所述N+区域，还分别设置一栅漏电极二极管保护区域和一栅源二极管保护 区域，所述栅漏电极二极管保护区域和所述栅源二极管保护区域分别设置 在所述晶体管功率器件的两边缘部。

应用于上述各个技术方案，所述的晶体管功率器件中，所述晶体管功 率器件为VDMOS功率器件或IGBT功率器件。

应用于上述各个技术方案，一种栅源和栅漏过压保护的晶体管功率器 件的制造方法中，包括如下步骤：A、热场氧化所述硅片，并且，沉积多晶 硅，形成所述栅氧化层和所述多晶硅层；B、光刻多晶硅区，形成所述栅电 极，并且，形成所述源电极和所述漏电极；C、场氧化开出P+窗口，通过 硼注入，形成所述P+区域；D、场氧化开出N+窗口，通过磷注入，形成所 述N+区域；E、形成所述晶体管功率器件。

应用于上述各个技术方案，所述的制造方法中，步骤E具体执行：形 成一VDMOS功率器件或一IGBT功率器件。

应用于上述各个技术方案，所述的制造方法中，步骤D之后，还执行 步骤D1：在所述晶体管功率器件两边缘部分别串联PN二极管，与所述P+ 区域和所述N+区域相对应，分别形成所述栅漏电极二极管保护区域和所述 栅源二极管保护区域。

应用于上述各个技术方案，所述的制造方法中，在步骤D1之后，还执 行步骤D2：设置所述PN二极管的串联间距，使PN二极管的击穿电压， 低于所述栅电极和源电极之间的击穿电压、以及低于所述栅电极和所述漏 电极之间的击穿电压，并且，高于10倍域值电压。

应用于上述各个技术方案，所述的制造方法中，步骤D之后，还执行 步骤D1：在所述晶体管功率器件一边缘部串联PN三极管，与所述P+区域 相对应，并且，在另其一边缘部串联PN二极管，与所述N+区域相对应， 分别形成所述栅漏电极二极管保护区域和所述栅源二极管保护区域。

应用于上述各个技术方案，所述的制造方法中，在步骤D1之后，还执 行步骤D2：设置所述PN三极管和所述PN二极管的串联间距，使PN三极 管和PN二极管的击穿电压，低于所述栅电极和源电极之间的击穿电压和低 于所述栅电极和所述漏电极之间的击穿电压，并且，高于10倍域值电压。

应用于上述各个技术方案，所述的制造方法中，采用封装时打线的方 式，串联各所述PN二极管或所述PN三极管。

采用上述方案，本发明通过设置一P+区域和一N+区域，并且，将所述 P+区域和所述N+区域分别设置在所述源电极的源区上，再通过所述P+区 域和所述N+区域分别与外部或内部的二极管或三极管串联，形成栅漏电极 和栅源电极的保护电极，从而使所述晶体管功率器件具有过压保护，使其 栅区不容易损坏，使用寿命长，并且，所述晶体管功率器件结构和制造工 艺均较简单。

附图说明

图1为本发明中晶体管功率器件的一种结构示意图；

图2为本发明中晶体管功率器件制造方法的一种流程图。

具体实施方式

以下结合附图和具体实施例，对本发明进行详细说明。

实施例1

如图1所示，本实施例提供了一种栅源和栅漏过压保护的晶体管功率 器件，其中，所述晶体管功率器件可以为VDMOS(垂直双扩散金属-氧化 物半导体场效应晶体管)功率器件，或者，也可以为IGBT(绝缘栅双 极型晶体管)功率器件。

所述晶体管功率器件包括硅片105、栅氧化层106、多晶硅层107，并 且，所述晶体管功率器件还设置有栅电极102、源电极103和漏电极，其中， 可以采用热氧化二氧化硅作为栅氧化层，淀积多晶硅作为所述栅电极，再 淀积二氧化硅隔离绝缘栅电极和源电极。

并且，所述晶体管功率器件还包括一P+区域109和一N+区域108，所 述P+区域109和所述N+区域108分别设置在所述源电极的源区上，所述 P+区域109可以通过所述晶体管功率器件在场氧化时开出P+窗口，并通过 硼注入形成，所述P+区域109可以作为PN二极管的P区，与外部的二极 管串联形成PN二极管，或者，与外部的三极管串联，形成PNP三极管； 并且，所述N+区域108可以通过所述晶体管功率器件在场氧化时开出N+ 窗口，通过磷注入形成，所述N+区域108可以作为PN二极管的N区，与 外部的二极管串联，形成PN二极管。

可以通过形成P+区域109和N+区域108，P+区域109作为PN二极管 的P区或PNP三极管的P区，N+区域108作为PN二极管的N区，并且， 分别与外部的二极管或三极管串联形成PN二极管和/或PNP三级管，从而 使形成的PN二极管和/或PNP三极管的击穿电压，低于栅电极和源电极之 间的击穿电压，以及低于栅电极和漏电极之间的击穿电压，并且，同时高 于10倍域值电压；从而对所述栅电极的栅区起到保护的作用，使所述栅区 不容易损坏，结构简单，使用寿命长。

或者，对应所述P+区域109和所述N+区域108，还分别设置一栅漏电 极二极管保护区域和一栅源二极管保护区域，即所述晶体管功率器件还包 括串联的所述二极管，和/或串联的所述三极管。

例如，P+区域109与外部的三极管串联形成所述PNP三极管，并且， 所述N+区域108与外部的二极管串联形成所述PN二极管，所述PNP三极 管形成IGBT(绝缘栅双极型晶体管)功率器件的所述栅漏电极二极管保护 区域，所述PN二极管形成IGBT(绝缘栅双极型晶体管)功率器件的所述 栅源二极管保护区域；又如，P+区域109与外部的二极管串联形成所述PN 二极管，并且，所述N+区域108与外部的二极管串联形成所述PN二极管， 各PN二极管分别形成VDMOS(垂直双扩散金属-氧化物半导体场效应 晶体管)功率器件的所述栅漏电极二极管保护区域和所述栅源二极管保护 区域；并且，所述栅漏电极二极管保护区域和所述栅源二极管保护区域分 别设置在所述晶体管功率器件的两边缘部；方便所述晶体管功率器件的使 用；并且，还使形成的PN二极管和/或PNP三极管的击穿电压，低于栅电 极和源电极之间的击穿电压，以及低于栅电极和漏电极之间的击穿电压， 并且，同时高于10倍域值电压；从而对所述栅电极的栅区起到保护的作用， 使所述栅区不容易损坏，结构简单，使用寿命长。

实施例2

如图2所示，在上述各例的基础上，本实施例提供了一种栅源和栅漏 过压保护的晶体管功率器件的制造方法，所述制造方法用于制造上述各例 所述栅源和栅漏过压保护的晶体管功率器件，所述晶体管功率器件可以为 VDMOS(垂直双扩散金属-氧化物半导体场效应晶体管)功率器件，或 者，也可以为IGBT(绝缘栅双极型晶体管)功率器件。

所述制造方法包括如下步骤：首先，第一步A，热场氧化所述硅片， 形成所述栅氧化层，并且，通过沉积多晶硅所述多晶硅层，其中，可以通 过现有的各种制造工艺来形成所述栅氧化层和所述多晶硅层，采用二氧化 硅作为所述栅氧化层。

然后，进行第二步B，通过光刻多晶硅区，来形成所述栅电极，并且， 现有的工艺方法来形成所述源电极和所述漏电极，如此，使所述晶体管功 率器件可以接通电源使用。

再执行第三步C，将所述晶体管功率器件外面的场氧化开出P+窗口， 例如，在所述晶体管功率器件形成过程中硼注入，通过注入P+形成所述P+ 区域，所述P+区域可以作为VDMOS功率器件的PN二极管的P区，或者， 也可以作为IGBT功率器件的PNP三极管的P区。

然后，执行第四步D：将所述晶体管功率器件外面的场氧化开出N+窗 口，例如，在所述晶体管功率器件形成过程中磷注入，通过注入N+形成所 述N+区域，所述N+区域可以作为VDMOS功率器件的PN二极管的N区， 或者，也可以作为IGBT功率器件的PN二极管的N区。

如此，即可以通过串联外部的PN二极管或PNP三极管，或者，串联 设置在所述晶体管功率器件内部的PN二极管或PNP三极管形成所述 VDMOS功率器件，或者，形成所述IGBT功率器件。

或者，在执行第四步D之后，还执行步骤D1：即在所述晶体管功率器 件两边缘部分别串联PN二极管，与所述P+区域和所述N+区域相对应，分 别形成所述栅漏电极二极管保护区域和所述栅源二极管保护区域。例如， 可以在所述VDMOS功率器件的两边缘部分别串联PN二极管，分别形成所 述栅漏电极二极管保护区域和所述栅源二极管保护区域。

或者，在上述步骤D1之后，还执行步骤D2：设置所述PN二极管的 串联间距，使PN二极管的击穿电压，低于所述栅电极和源电极之间的击穿 电压、以及使PN二极管的击穿电压，低于所述栅电极和所述漏电极之间的 击穿电压，并且，同时使所述PN二极管的击穿电压高于10倍域值电压； 从而达到保护栅电极和漏电极之间电极，以及保护栅电极和源电极之间的 电极的作用，即在过压输入时，串联的各PN二级管首先被击穿，使各晶体 管功率器件具有过压保护功能。

又如，执行的步骤D1为：在所述晶体管功率器件一边缘部串联PN三 极管，与所述P+区域相对应，并且，在其另一边缘部串联PN二极管，与 所述N+区域相对应，分别形成所述栅漏电极二极管保护区域和所述栅源二 极管保护区域。例如，可以在IGBT功率器件的一边缘部串联PN三极管， 与所述P+区域相对应，形成所述栅漏电极二极管保护区域，并且，在IGBT 功率器件的另一边缘部串联PN二极管，与所述N+区域相对应，形成所述 栅源二极管保护区域。

又或者，在上述各例的基础上，执行的步骤D2为：设置所述PN三极 管和所述PN二极管的串联间距，如，设计PNP三极管的环区，使PN三极 管的击穿电压低于所述栅电极和所述漏电极之间的击穿电压，并且，设置 所述PN二极管的串联间距，使PN二极管的击穿电压低于所述栅电极和源 电极之间的击穿电压，并且，所述设置所述PN三极管的击穿电压和所述 PN二极管的击穿电压高于10倍域值电压；从而达到保护栅电极和漏电极 之间电极，以及保护栅电极和源电极之间的电极的作用，即在过压输入时， 串联的各PN二级管和PNP三极管首先被击穿，使各晶体管功率器件具有 过压保护功能。。

又或者，在上述各例的基础上，在封装各晶体管功率器件时，是采用封 装时打线的方式，串联各所述PN二极管或所述PN三极管，从而形成 VDMOS的功率器件的栅电极和漏电极之间电极保护的PN二极管、及栅电 极和源电极之间电极保护的PN二极管，或者，形成IGBT的功率器件的栅 电极和漏电极之间电极保护PNP三极管、及栅电极和源电极之间电极保护 PN二极管。

应当理解的是，对本领域普通技术人员来说，可以根据上述说明加以 改进或变换，而所有这些改进和变换都应属于本发明所附权利要求的保护 范围。