一种无CMP的适用于后栅工艺的平坦化制备工艺

摘要

一种适用于后栅工艺无CMP平坦化的制备工艺，利用CMOS工艺中普遍采用的光刻胶，稀释后具有的良好的流动性来填充高低不平的图形的谷底，使旋涂胶后图形表面基本平坦。以光刻胶为载体，利用光刻胶与LTO的速率差回刻方法，使凸起图形的LTO被铲去，器件有源区上有残留的胶保护而不受侵蚀，获得接近平坦的表面；再重复一次涂胶，使光刻胶与LTO以同等速率回刻，达到全平坦化目的。然后再回刻介质至假栅电极露头，除净多晶硅假栅电极，沉积所需要的金属栅薄膜。本发明不需要增加专门的设备，工艺简单，易于监控，与CMOS工艺兼容性更好，为后栅工艺中替代栅的集成提供了便利。

说明书

技术领域

本发明属于纳米尺度的半导体器件制备工艺，涉及一种非CMP平坦化工艺技术，是用于纳米尺度后栅工艺CMOS(互补型金属氧化物半导体)器件制备中的必要手段。

技术背景

当前集成电路发展已进入到45nm节点及以下技术代，为降低超薄栅介质严重的栅隧穿漏电流和消除多晶硅栅的耗尽效应，采用高介电常数(K)栅介质/金属栅电极的集成结构代替传统的SiON栅介质/多晶硅栅电极结构已是势在必行。高K栅介质/金属栅结构分为先栅工艺和后栅工艺，由于后栅工艺是在源漏形成后再做栅工艺的集成工艺，因此避开了高温工艺，即避免了高温工艺引起的界面反应和金属栅功函数改变等问题；同时，后栅工艺采用的是替代栅工艺，对提高应力有利。但后栅工艺的工艺比较复杂，通常需要采用化学机械抛光(CMP)工艺，CMP工艺不仅设备昂贵，而且不易控制。

发明内容

为克服后栅工艺中存在的CMP平坦化工艺成本高、设备昂贵、控制难的缺点，本发明提供了一种不用CMP工艺的低成本的平坦化工艺，其工艺简单、易于监控，与CMOS工艺兼容性好，为后栅工艺中的替代栅的集成提供了便利。本发明的主要制备步骤包含：

(1)在局部氧化隔离或浅槽隔离完成后，进行调栅注入，形成假栅结构，即poly-Si或Si₃N₄假栅电极/高K栅介质集成结构，poly-Si或Si₃N₄栅电极厚50-200nm，高K栅介质可以是HfO₂、ZrO₂、HfAlO、HfSiO、HfAlON、HfSiON、HfSiAlON、HfTaO、HfTaON、HfLaO、HfLaON等等，其物理厚度为1.5-4.0nm；

(2)接着形成源/漏延伸区和氮化硅或低温氧化硅(LTO)侧墙，然后形成源/漏区和硅化物接触；

(3)在硅化物接触形成后，沉积氮化硅薄膜(Si₃N₄)，温度300-450℃，薄膜厚度15-30nm和低温氧化硅(LTO)，温度300-450℃，薄膜厚度500-1000nm；

(4)旋涂一次光刻胶，胶厚250-400nm，然后烘烤，温度1150-130℃；

(5)回刻一次光刻胶，采用CF₄/CHF₃/O₂/Ar混合气体的干法刻蚀，至假栅(多晶硅或氮化硅栅/高K栅介质)上的LTO露头；

(6)回刻光刻胶和LTO，采用CF₄/CHF₃/Ar并加入体积比4％-8％O₂的混合气体，反应离子刻蚀或感应耦合等离子体刻蚀使光刻胶与LTO的刻蚀速率比为1∶2-1∶4，刻至有源区上只留下少量光刻胶；

(7)用3^#液剥离残存的光刻胶和3^#液清洗；

(8)旋涂第二次光刻胶，条件和要求同步骤3；

(9)回刻第二次光刻胶，条件和要求同步骤4；

(10)回刻光刻胶和LTO，采用CHF₃/O₂/Ar加入体积比10％-20％CF₄的混合气体，反应离子刻蚀或感应耦合等离子体刻蚀使光刻胶与LTO刻蚀速率比为0.9∶1-1.1∶1，刻至有源区上只留下少量光刻胶，实现了良好的平坦化；

(11)去胶清洗，条件和要求同步骤6；

(12)回刻LTO SiO₂和Si₃N₄薄膜，采用CF₄/Ar混合气体的反应离子刻蚀或感应耦合等离子体刻蚀直至假栅(多晶硅或氮化硅栅)电极露头为止；

(13)除净多晶硅(或氮化硅)假栅电极；

(14)沉积所需要的金属栅薄膜。

本发明的发明点在于：

1)利用CMOS工艺中普遍采用的光刻胶，稀释后具有的良好的流动性来填充高低不平的图形的谷底，使旋涂胶后图形表面基本平坦。

2)以光刻胶为载体，利用光刻胶与LTO的速率差回刻(1∶2-1∶4)方法，使凸起图形的LTO被铲去，器件有源区上有残留的胶保护而不受侵蚀，获得接近平坦的表面；

3)再重复一次涂胶，使光刻胶与LTO以(1∶1)速率差回刻，达到全平坦化目的；

4)此方法不需要增加专门的设备，因为它与CMOS工艺完全兼容，且成本低。

附图说明

图1是本发明的工艺主要流程示意图。

具体实施例

请参阅图1，本发明的平坦化工艺流程如下：

需说明的是图1中：

(a)旋涂一次光刻胶：1为一次光刻胶；2为介质(LTO+Si₃N₄)；

(b)先后经一次光刻胶回刻、光刻胶/LTO速率差回刻并去胶：1为留下的介质(LTO+Si₃N₄)；

(c)旋涂二次光刻胶：1为二次光刻胶，2为留下的介质(LTO+Si₃N₄)；

(d)先后经二次光刻胶回刻、光刻胶/LTO等速率回刻并去胶：1为留下的介质(LTO+Si₃N₄)；

(e)刻蚀LTO至露出假栅：1为留下的介质(LTO+Si₃N₄)；

(f)去除假栅：1为留下的介质(LTO+Si₃N₄)，2为假栅。

上述工艺流程是本发明的主要步骤，在此基础上，本领域技术人员能够理解本发明的整个技术方案。

(1)在局部氧化隔离或浅槽隔离完成后，进行调栅注入，形成假栅结构，即poly-Si(或Si3N4)栅电极/高K栅介质集成结构，poly-Si(或Si3N4)厚1500-200nm，高K栅介质可以是SiON，HfSiON，HfSiAlON，HfLaO，HfLaON，HfAlON等，其物理厚度为1.5-3.0nm；

(2)接着形成源/漏延伸区和氮化硅(或低温氧化硅(LTO))侧墙，然后形成源/漏区和NiSi或CoSi₂接触；

(3)在硅化物接触形成后，沉积氮化硅薄膜(Si₃N₄)，温度300-450℃，薄膜厚度15-30nm和低温氧化硅(LTO)，温度300-450℃，薄膜厚度500-1000nm；

(4)旋涂一次光刻胶，胶厚250-400nm，然后烘箱烘烤，温度115-130℃，30分钟；如图1a所示，1为一次光刻胶，2为介质(LTO+Si₃N₄)。

(5)回刻一次光刻胶，采用CF₄/CHF₃/O₂/Ar混合气体的干法刻蚀，功率300-400W，压力300-500毫乇，刻蚀至假栅(多晶硅或氮化硅栅/高K栅介质)上的LTO露头；

(6)回刻光刻胶和LTO，采用CF₄/CHF₃/Ar并加入体积比4％-8％O₂的混合气体的反应离子刻蚀，功率350-500W，压力400-500毫乇，使光刻胶与LTO的刻蚀速率比为1∶2-1∶4，刻至有源区上只留下少量光刻胶；

(7)用3^#液剥离残存的光刻胶和3^#液清洗后如图1b所示，1为留下的介质(LTO+Si₃N₄)；

(8)旋涂第二次光刻胶，条件和要求同步骤4，如图1c所示，1为二次光刻胶，2为留下的介质(LTO+Si₃N₄)；

(9)回刻第二次光刻胶，条件和要求同步骤5；

(10)回刻光刻胶和LTO，采用CHF₃/O₂/Ar加入体积比10％-20％CF₄的混合气体的反应离子刻蚀，功率250-400W，压力300-450毫乇，使光刻胶与LTO刻蚀速率比为0.9∶1-1.1∶1，刻至有源区上只留下少量光刻胶；

(11)去胶清洗，条件和要求同步骤6，如图1d所示，1为留下的介质(LTO+Si₃N₄)；

(12)回刻LTO SiO₂和Si₃N₄薄膜，采用CF₄/Ar混合气体的反应离子刻蚀功率350-500W，压力300-450毫乇，刻蚀直至假栅(多晶硅或氮化硅栅)电极露头为止，实现了良好的平坦化，如图1e所示，1为留下的介质(LTO+Si₃N₄)；

(13)刻蚀净多晶硅(或氮化硅)假栅电极，对多晶硅栅电极采用Cl₂/HBr混合气体的等离子或反应离子干法刻蚀，也可以湿法腐蚀；氮化硅假栅用磷酸湿法腐蚀，或采用CF₄/CHF₃干法刻蚀，如图1f所示，1为留下的介质(LTO+Si₃N₄)，2为假栅；

(14)沉积金属栅薄膜，采用金属氮化物及其掺杂元素的合金、难熔金属或贵金属等，如TiN、TaN、TaAlN、TiAlN、MoAlN、WN、AlN、Ti、Ta、W、Ru、Pt等。

本发明用于具有替代栅结构-TiN金属栅电极/SiON栅介质集成结构的CMOS器件的制备，器件性能良好。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。