NMOS晶体管具有凹陷的漏极与源极区而PMOS晶体管的漏极与源极区具有硅/锗材料的CMOS器件

摘要

本发明提供一种凹陷的晶体管配置，可选择性地提供一种类型之晶体管(150B)(例如N沟道晶体管)，因此提升应变诱发效率与串联电阻，同时可于其它晶体管(150A)(例如P沟道晶体管)设置实质上平面配置或提高的漏极与源极配置，该其它晶体管也可包含应变之半导体合金(157)，而提供与CMOS技术的高度兼容性。为此目的，在形成对应凹陷(107、112)期间，可提供一适当掩膜规画以有效地覆盖一晶体管类型(150A、150B)的栅极电极(151)，同时完全覆盖另一类型之晶体管(150A、150B)。

说明书

技术领域

在此揭露的发明主题大致上关于一种集成电路的形成，且尤关于通过使用应力源(stress source；例如应力被覆层(stress overlayer)、于源极与漏极区中的应变半导体合金)而形成具有应变沟道区域之晶体管以提升MOS晶体管的沟道区域中之电荷载体移动率(charge carriermobility)。

背景技术

一般来说，现今多种工艺技术已实作于半导体产品的领域中，其中，对于复杂电路(complex circuitry)(例如微处理器、储存芯片等)，基于操作速度及/或电力损耗及/或成本效益方面之优异特性，CMOS技术为现今最有前景性的方法。在使用CMOS技术制造复杂集成电路期间，数百万个的晶体管(也就是N沟道晶体管与P沟道晶体管)形成在包含结晶半导体层(crystalline semiconductor layer)之衬底上。不论为N沟道晶体管或P沟道晶体管，MOS晶体管皆包括所谓的PN接面(PNjunction)，其中，系通过高掺杂漏极与源极区域与位于漏极区域和源极区域之间的具有逆掺杂或弱掺杂沟道区域之接口形成该PN接面。沟道区域之导电性(也就是导电沟道的驱动电流能力)是通过形成于沟道区域附近，且通过薄的绝缘层与沟道区域作分离的栅极电极(gateelectrode)所控制。在因为施加适当的控制电压至栅极电极而形成导电沟道后，沟道区域的导电性是依据掺杂浓度、主要电荷载体的移动率，以及就晶体管宽度方向的沟道区域的给定延伸(given extension)而言系依据源极与漏极区域之间的距离(也称之为沟道长度)。因此，于施加控制电压至栅极电极时在绝缘层下快速产生导电沟道的能力以及沟道区域之整体导电性系一起决定MOS晶体管的效能。因此，减少沟道长度为用于实现集成电路的操作速度与装填密度(packing density)之增加的主要设计准则(dominant design criterion)。

然而，晶体管尺寸之不断的缩小会涉及许多与其有关的问题，而该等问题必须加以处理以免不当地抵销掉通过稳定地减少MOS晶体管之沟道长度所得之优点。就此点而言一个主要的问题为提供低薄片(low sheet)与接触电阻率于漏极与源极区域以及连接至漏极与源极区域之任何接触点，并且维持沟道的可控制性。例如，减少沟道长度可能需要增加栅极电极与沟道区域之间之电容耦合(capacitive coupling)，其可能需要栅极绝缘层之减少的厚度。以目前来说，位于栅极绝缘层之二氧化硅(silicon dioxide)的厚度为1至2奈米(nm)的范围，其中，有鉴于漏电流(leakage current)(当减少栅极介电质厚度时，该漏电流一般会指数地增加)，可能较不期望进一步的减少。

临界尺寸(也就是晶体管的栅极长度)之持续的尺寸减少系使得有需要进行调整，且可能有需要新发展与前述问题有关的高复杂工艺技术。因此已提出：通过针对给定的沟道长度增加沟道区域中之电荷载体移动率而提升晶体管组件的沟道导电性，藉此可改进晶体管的性能，因而提供可达成足以比得上跃升至未来科技点(future technology node)之效能改进的潜能(potential)，同时避免或至少延迟许多的上述问题(如闸级介电质比例缩放(gate dielectric scaling))。一种用于增加电荷载体移动率之有效机制为于沟道区域中晶格结构(lattice structure)的改变，例如通过于沟道区域附近产生拉伸或压缩应力，以便产生沟道区域中之对应应变，而分别导致电子与电洞之经改变的移动率。例如，对于标准硅衬底而言，于沟道区域中产生拉伸应变(tensile strain)，系增加电子移动率，上述电子移动率接着可直接转换为所对应的导电性的增加以及驱动电流与操作速度的增加。另一方面，于沟道区域中之压缩应变可增加电洞移动率，因此提供用于提升P型晶体管之性能之潜力。由于例如应变硅可考虑作为“新”型半导体材料，而上述材料可制造快速强大的半导体器件，且不需要有昂贵的半导体材料，同时许多已广为接受的制造技术仍可被使用，故将应力或应变工程引进至集成电路制造为用于进一步之器件世代之非常有前景的方法。

根据一有前景的方法，用于在晶体管组件的沟道区域中产生应变，形成于基本晶体管结构上之介电质材料能以高应力状态被设置，以诱发于晶体管所需的应变类型，且尤其是在沟道区域中。例如，一般由层间介电质材料(interlayer dielectric material)包覆晶体管结构，上述介电质材料可提供各个晶体管结构所需的机械与电性整体性，并且可提供用于形成额外之线路层(wiring layer)的平台，其中，为了在各个电路组件之间提供电性互连(electrical interconnection)，典型上系需要上述线路层。换言之，典型上可提供多个线路层或金属层，其可包括水平金属线与垂直通孔(via)，上述垂直通孔包含适当的导电材料，用于建立电性连接。因此，必需提供适当的接触结构，以将实际的电路组件(例如晶体管、电容等，或是其个别部分)与第一金属层(very firstmetallization layer)连接。为此目的，需要适当地图案化层间介电质材料，以提供连结至所需之电路组件之接触区的个别的开口，上述开口一般可通过使用与实际层间介电质材料相结合之蚀刻终止材料(etch stopmaterial)来达成。

例如，二氧化硅是一种与氮化硅相结合之已广为接受的层间介电质材料，上述氮化硅于形成接触开口期间可作为有效的蚀刻终止材料。因此，蚀刻终止材料(也就是氮化硅材料)与基本晶体管结构紧密接触，并因而可有效使用于诱发应变于晶体管中，更具体地说系由于可用高内部应力根据已广为接受的电浆加强化学气相沉积(plasma enhancedchemical vapor deposition，以下简称PECVD)技术将氮化硅沉积。例如，通过选择适当的沉积参数，能以高达2Gpa(甚至更高)之高内部压缩应力来沉积氮化硅。另一方面，可通过适当调整工艺参数，产生1Gpa或更高之适度高的内部拉伸应力位准，具体地说，该等工艺参数例如于沉积氮化硅材料期间的离子轰击(ion bombardment)的程度。因此，于晶体管组件的沟道区域所产生的应变量系取决于介电质蚀刻终止材料之内部应力位准与应力介电质材料的厚度，并结合相对于沟道区域之高应力介电质材料之有效偏移。因此，有鉴于提升晶体管的效能，可能需要增加内部应力位准，且也提升于晶体管组件附近之高应力介电质材料之量，同时应力介电质材料需尽可能与沟道区域紧邻。然而，氮化硅的材料的内部应力位准可能会被目前可利用的PEVCD技术之整体沉积能力所限制，同时基本晶体管形貌(topography)以及邻近电路组件之间的距离也会实质上决定有效层厚度。因此，虽然提供上述明显的优点，可是应力转换机构之有效性明显地取决于工艺与器件规格，且对于具有50nm或更短的栅极长度之已广为接受之标准的晶体管设计而言，将降低效能增益，这是因为所给予的器件形貌与个别沉积工艺之间隙填满的能力、与因精密间隔件结构造成之高应力材料由沟道区域之适度高的偏移会减少沟道区域中最终取得的应变之故。

由于前述之原因，为了使高应力介电质材料以对应于沟道区域的高度位准进行沈积，建议使用凹陷的晶体管架构，也就是且相对于位于沟道与栅极绝缘层之间之接口附近的沟道区域使漏极与源极区域的部分凹陷的架构，藉此有效地提升横向应力转换机构至沟道区域中。虽然，此策略可增加晶体管效能，但于一些环境下，可能不希望应用此策略至半导体器件之所有的晶体管组件，这是由于凹陷的晶体管配置可能会偏移其它应变诱发机构的效率之故，其中，上述经偏移的应变诱发机构可能会导致整体晶体管效能的降低。举例来说，在一些方式中，系以在邻近沟道区域产生所需的应变类型的方式设置半导体材料(至少于漏极与源极区之一部分)，藉以提升诸如P沟道晶体管之晶体管的效能。为此目的，通常可使用可外延成长于硅模板材料(silicontemplate material)上之硅/锗混合物或合金，因此产生硅/锗合金的应变状态。上述应变状态可施加一些应力于邻近沟道区域上，因此产生所需的应变类型。可根据可供硅/锗合金生长于其中之个别空腔(cavity)的尺寸并通过在半导体合金中锗浓度的量而调整沟道区域中应力的量。由于个别的应变半导体合金可定位成紧邻沟道区域，故可提供高效率的应变诱发机构，然而，可能会因凹陷的晶体管配置明显影响应变诱发机构。换言之，凹陷包含高应变半导体合金的漏极与源极区之步骤可能事实上会导致应变之减少，既使可如前述通过高应力介质氮化硅材料以取代去除的应变半导体亦然。因此，基于应变半导体合金之P沟道晶体管之有效的应变诱发机构可能会不完全兼容于凹陷之晶体管结构(此凹陷晶体管结构对于N沟道晶体管是极为有利的)，这是因为根据目前可利用的技术，对这些晶体管而言，合并至漏极与源极区域的应变半导体合金可能较无效率之故。

本发明系针对各种方法与器件，可预防或至少减少上述一个或多个问题之影响。

发明内容

以下提出本发明之简化概述，以提供本发明之某些态样之基本理解。此概述非本发明之广泛概观，且此概述不试图去确认本发明之重要或关键的组件，也非描述本发明之范围。此概述的唯一目的系以简化之形式提出一些概念，作为以下讨论之更详细叙述之序言。

一般而言，本发明关于一种半导体器件与制造该器件之技术，其中，基于凹陷的晶体管组态可获得一种类型晶体管(例如N沟道晶体管)之提升晶体管效能，同时实质上不会过度的影响其它晶体管(例如P沟道晶体管)，其中，对该其它晶体管而言，凹陷的晶体管组态可不为所需。为此目的，可提供一种技术，可提供与精密CMOS技术的高度兼容性，藉此能在P沟道晶体管的漏极与源极区中形成应变的半导体合金(例如应变硅/锗材料)同时结合先进的横向掺杂物轮廓，其一般系基于包含两个或更多个个别间隔件组件的侧壁间隔件结构而形成。通过提供适当掩膜规画(regime)可实现漏极与源极区之一部分的选择性凹陷，该掩膜规画系用于保护接收凹陷的漏极与源极配置之晶体管的栅极电极，同时没有接收凹陷的漏极与源极配置之其它晶体管可通过与整体CMOS工艺流程兼容之已广为接受的微影技术而有效地被掩膜。在本发明之一些例示态样中，相较于习知CMOS策略不需额外的工艺步骤，便可有效去除栅极电极的掩膜，其中，在形成金属硅化物区域之前减少侧壁间隔件结构的宽度，以减少整体串联电阻以及也减少关于沟道区域的横向距离。因此，两种类型的晶体管(亦即具有凹陷的漏极与源极配置之晶体管与包含额外应变诱发机构之非凹陷的晶体管)之效能将可提升，因此提供CMOS器件效能之明显的整体增加。

在此揭露之一种例示半导体器件，包括形成于衬底上之N沟道晶体管。N沟道晶体管包括位于半导体材料中的漏极与源极区域，上述半导体材料形成于衬底上，其中，源极与漏极区域具有凹陷的表面部分，相较于由N沟道晶体管的栅极绝缘层的表面所定义的高度(heightlevel)，该凹陷的表面部分位于较低高度。半导体器件进一步包括形成于衬底上且包括漏极与源极区域之P沟道晶体管，该漏极与源极部分包括由半导体合金组合的应变引发部分。再者，第一应变诱发(strain-inducing)层形成于N沟道晶体管上，其中，第一应变诱发层诱发N沟道晶体管的沟道层域中的第一类型的应变。最后，半导体器件包括第二应变诱发层，形成于P沟道晶体管上，其中，第二应变诱发层于P沟道晶体管的沟道区域中提供第二类型的应变。

在此揭露之一种例示方法，包括于含硅半导体层的第一凹陷中，选择性地形成半导体合金(alloy)，上述含硅半导体层系自第一晶体管的栅极电极横向偏移。再者，上述方法包括于第一与第二晶体管中形成漏极与源极区域以及于第二晶体管的漏极与源极区域中选择性地去除含硅层的材料，同时掩膜第一晶体管与第二晶体管的栅极电极。此外，上述方法包括在第一晶体管上形成第一应变诱发层以及在第二晶体管上形成第二应变诱发层。

在此揭露之进一步例示方法包括于半导体层中形成第一晶体管的漏极与源极区域，其相邻于具有第一间隔件结构形成在其侧壁上的第一栅极电极。该方法进一步包括形成第二晶体管的漏极与源极区域，其相邻于具有第二间隔件结构形成在其侧壁上的第二栅极电极。此外，凹陷形成于第二晶体管的漏极与源极区域中，同时掩膜第一晶体管而使用形成在第二栅极电极上的第二间隔件结构与盖层为蚀刻掩膜。上述方法进一步包括减少第二间隔件结构的宽度以及于第一与第二晶体管之上形成应变诱发材料。

附图说明

通过参考以上说明并结合附图可了解本揭露内容，其中，相同的组件符号代表相同的组件，其中：

图1a至图1i系概要说明根据例示实施例之包括两个晶体管组件的半导体器件于各种制造阶段期间之剖视图，其中，该等制造阶段系通过使用有效掩膜规画而于形成一晶体管之一凹陷配置之同时，维持实质上于其它晶体管之非凹陷配置；

图1j系概要说明根据进一步例示实施例之半导体器件之剖视图，其中，凹陷晶体管配置可形成于一类型之晶体管中，使得在应变诱发材料之沉积之前，可曝露埋藏绝缘层；以及

图1k系概要说明根据进一步例示实施例，系在基于调整间隔件而在漏极与源极区中形成凹陷之前之制造阶段中的半导体器件之剖视图。

在此揭露的发明主题可容易作各种之修改和替代形式，而在此之特定实施例系由图式中之范例显示及在此详细说明。然而，应暸解到在此特定实施例之说明并不欲用来限制本发明为所揭露之特定形式，反之，本发明将涵盖所有落于由所附申请专利范围所界定之本发明之精神和范围内之修改、等效和替代内容。

具体实施方式

以下将说明本发明的各种例示实施例。为清楚说明，本说明书并未说明实际实作的所有特征。当然，应可明了，在任何此种实际实施例的开发中，必须做出许多特定实作的决定以达到开发者的特定目标，诸如符合与系统相关和与商业相关的限制条件，而这些限制条件会随着不同实作而有所变化。此外，应可明了此种开发努力可能是复杂且耗时的，然而，对从本发明揭露内容中获益的本领域的技术人员而言，不过是一种例行工作。

现在参照附图来说明本发明。在图式中概要描述各种结构、系统与器件仅为了解释之目的，而不以本领域的技术人员习知的技术细节模糊本发明。此外，包含的附图用以说明与解释本发明的例示范例。在此使用的文字与用语应被理解且解释成具有与相关领域的技术人员所了解的文字与用语一致的意义。在此前后一致使用的术语和用语并非暗示该术语或用语的特别的定义，也就是与本领域的技术人员了解的普通且惯用的意义所不同的定义。如果一个术语或用语具有特别的意义时，也就是不同于技术人员所了解的意义时，本说明书将会以明确的方式来清楚地说明此种特别的定义，并直接且明确地提供该术语或用语的特别的定义。

一般而言，本发明关于一种半导体器件与工艺技术，用于选择地提供凹陷晶体管配置，并维持精密的CMOS工艺技术的高度的兼容性，以形成先进的半导体器件。由于一型式之器件(例如N沟道晶体管)之凹陷的漏极与源极配置，可针对高应力介电质材料(例如介电质蚀刻终止层(dielectric etch stop layer)、层间(interlayer)介电质材料等)之后续沉积提供经提升的表面形貌(surface topography)。换言之，即使因为考虑到电浆加强沉积工艺(plasma enhanced deposition process)的受限制之保形(conformal)沉积能力而需要于其它器件区域中减少层的厚度，凹陷的漏极与源极配置亦可使高应力介电质材料的定位更接近于沟道区域。因此，虽然所沉积之高应力介电质材料的总量会减少，惟定位成以实质上对应于沟道区域的高度的高度接近于沟道区域之介电质材料的量会增加，其结合一般而言经增强之侧向应力转移(lateral stress transfer)会于沟道区域中提供较高的应变，因此提升电荷载体移动率以及晶体管的驱动电流的能力。

此外，凹陷的漏极与源极配置也可提供于硅化工艺中可利用之增加的表面区，以可减少器件接触区之薄片电阻(sheet resistance)，同时经增加之金属硅化物(metal silicide)的量也可促进应变诱发机构(strain-inducing mechanism)。例如，于N沟道晶体管，金属硅化物可提升整体拉伸应力效应，因此额外地改善整体电荷载体移动率。此外，在此揭露的一些例示态样，用于定义源极与漏极区域的横向掺杂物轮廓(lateral dopant profile)而使用的侧壁间隔件(sidewall spacer)结构在凹陷漏极与源极区域部分后可减少宽度，藉此额外地促进效能增益，这是因为金属硅化物区域与应变诱发材料相对于沟道区域的横向距离可被减少之故。另一方面，所需的源极与漏极配置(例如实质上平面配置或提高之(raised)漏极与源极配置)可在其它晶体管组件(例如P沟道沟道)中被维持，实质上不会影响整体制造流程与这些晶体管之特性。在一些例示的态样中，这些晶体管可包含高效率应变诱发机构于其中，而在一些例示实施例中，能以应变半导体合金(如硅/锗材料)之形式提供该应变诱发机构，其可基于已建立良好之制造技术而形成。然而，结合间隔件宽度的减少，由于金属硅化物与被适当施加应力之介电质材料可更接近这些晶体管的沟道区域而定位，故可提升这些晶体管的整体效能。

图1a系概要说明半导体器件100之剖视图，包括衬底101、形成于衬底101上的含硅(silicon-containing)之半导体层103。衬底101可代表任何适当的载体材料，用以形成半导体层103于其上。于一例示之实施例中(未显示)，半导体层103可代表衬底101的上部分，例如，可以硅材料等之形式提供。图1a所示之实施例中，埋藏绝缘层(buriedinsulating layer)102可以二氧化硅、氮氧化硅、氮化硅等之形式提供于衬底101与半导层103之间，藉此定义绝缘体上覆硅(silicon-on-insulator，SOI)配置。应了解，根据需求，半导体层103可具有任何适当的组成与厚度，用于形成先进的晶体管组件。例如，图1a所示之制造阶段，根据器件需求，半导体层103可包括掺杂物物种(dopant species)、等电子(iso-electronic)组件或任何其它形成半导体之组件，其中，也可提供硅的重要部份，如前所述，基于该等机构，可提升电荷载体移动率。此外，于早期的制造阶段，半导体器件100可包括第一晶体管150A与第二晶体管150B。晶体管150A与150B可包括：栅极电极151，上述栅极电极可由任何适当材料构成，如多晶硅(polysilicon)；或任何其它的材料，其可部分或全部于后续制造阶段等中由另一材料所取代。栅极电极151可通过栅极绝缘层152，与个别的沟道区域153作分离，上述栅极绝缘层152可由二氧化硅构成，并可与其它介电材料相结合，如氮(nitrogen)等，而于其它的情形中，可根据整体器件的需要，提供高k(high-k)介电质材料。此外，盖层(caplayer)154A与154B可分别形成于第一与第二晶体管150A与150B的栅极电极151上。盖层154A与154B可由任何具有所需蚀刻终止或蚀刻延迟(etch delay)能力之适当材料构成，该等蚀刻终止或蚀刻延迟能力系于用以于第一晶体管形成凹陷的后续制造阶段所需求者(上述凹陷可通过适当半导体合金作回填(refill))，且也为于后续阶段形成第二晶体管150B中之凹陷期间所需者，随后将描述更多细节。例如，可以氮化硅(silicon nitride)材料之形式提供盖层154A与154B，而亦可使用其它材料，例如碳化硅(silicon carbide)，含氮之碳化硅(nitrogen-containingsilicon carbide)等。

如图1a所示之半导体器件100可基于下列工艺而形成。形成适当隔离(isolation)结构(未显示)(例如浅沟隔离(shallow trench isolation))，以及定义适当基本的掺杂物轮廓(例如N井(N-well)与P井(P-well))后(其可基于已建立良好之CMOS工艺技术而实现)，可例如通过沉积(deposition)与氧化(oxidation)等形成栅极绝缘层152与栅极电极151的材料。此外，可例如通过沉积氮化硅材料等设置用于盖层154A与154B的适当材料。接下来，可基于精密的微影(lithography)技术图案化(pattern)材料层，其中，例如盖层材料(可能与用于在微影工艺期间提供适当条件之其它材料结合)系可被图案化，以及使用作为进一步图案化栅极电极151与栅极绝缘层152之硬掩膜(hard mask)。

图1b系概要说明在进一步先进的制造阶段中具有蚀刻终止层104之半导体器件100，上述蚀刻终止层可由任何适当材料(例如二氧化硅等)构成，以及相对于掩膜层105具有所需的高蚀刻选择性，该掩膜层105系由可在后续制造顺序期间作为蚀刻掩膜与成长掩膜的材料构成。例如，掩膜层105可以氮化硅材料与碳化硅材料等之形式提供，只要可达成相对于蚀刻终止层104的所需蚀刻选择性。层104、105可具有适当厚度，以取得所需之离第一晶体管150A的沟道区域153的横向偏移。

可基于已广为接受的沉积技术形成层104、105。其次，可设置蚀刻掩膜(例如抗蚀掩膜(resist mask))(未显示于图1b)，以覆盖第二晶体管150B，同时使该层105于第一晶体管150A上的一部份暴露于适当设计的用于由水平器件部分去除层150的材料的蚀刻环境。例如，可执行各向异性(anisotropic)蚀刻工艺，其中，于一例示实施例中，为于第一晶体管150A中得到所需的侧壁间隔件结构，可使用相对于层104、105的材料实质上为非选择的(non-selective)蚀刻配方(recipe)，其中，该侧壁间隔件结构的宽度可实质上通过层104与105之初始厚度以及蚀刻工艺条件所决定。在其它例示实施例中，蚀刻工艺可基于选择性蚀刻化学性质(chemistry)而执行，以用于在蚀刻终止层104上终止第一蚀刻步骤，其中，在后续步骤中，层104之曝露部分可通过另一蚀刻步骤去除，例如基于湿式化学工艺(wet chemical process)与电浆辅助(plasma-assisted)工艺等。例如，相对于二氧化硅之用于氮化硅的选择性各相异性蚀刻配方已于习知技术中建立良好。在用于去除蚀刻终止层104之暴露部分的蚀刻步骤期间，盖层154A与栅极电极151的材料以及含硅半导体层103也可作为有效的蚀刻终止材料。例如，用于相对于氮化硅与硅选择性去除二氧化硅之多种高选择性蚀刻配方系可利用且可使用。

图1c系概要说明于前述工艺顺序后以及于蚀刻工艺106期间之半导体器件100，该蚀刻工艺106可设计成相对于盖层154A与间隔件结构105A(其可包括在第一晶体管105A中之层105与104所遗留的部分，如前所述)选择性去除含硅层103的材料。因此，在蚀刻工艺106期间，凹陷或空腔107可形成于层103中，其中，通过间隔件结构105A的宽度与在蚀刻工艺106期间之条件可决定其形状。换言之，根据器件需求，在工艺期间106，可调整实质上等向性(isotropic)行为、实质上各向异性蚀刻行为(未显示)或任何中间行为，以定义形成在空腔107中之半导体合金之数量与位置。应了解在所示的实施例中，如前所述，用于形成间隔件结构105A之抗蚀掩膜108可能仍存在于蚀刻工艺106期间，若相对于蚀刻工艺106其蚀刻选择性较不明显(pronounced)，则可藉此减少于第二晶体管105B之层105之无谓的材料去除。于其它情况中，于形成间隔件105A之后可去除抗蚀掩膜108且可通过使用掩膜层105作为有效蚀刻掩膜而执行工艺106。

在其它例示实施例中，蚀刻工艺106包括基于抗蚀掩膜108而执行适当的步骤，以便各向异性蚀刻掩膜层104，以得到个别的间隔件组件，接着进行蚀刻工艺，以去除蚀刻终止层104之暴露部分，并在后续蚀刻步骤蚀刻入半导体层103，其中，至少二个个别的工艺步骤可于相同的蚀刻腔(etch chamber)中执行，且于各种蚀刻步骤期间适当地选择蚀刻环境。因此，蚀刻终止层104的设置可适当地并入用于形成掩膜层105之整个工艺流程中，而实质上不会增加额外的工艺复杂性。

图1d系概要说明于先进的制造阶段中之半导体器件100。如前所述，根据整体需求，半导体合金157(如硅/锗)可形成在空腔107中，其中，半导体合金157可形成至任何所需的高度，以提供实质上平面配置或提高之(raised)漏极与源极配置。应了解，若在进一步的器件100处理期间，若锗或任何其它形成合金组件被认为系不适合在表面部分出现增加之量，则半导体合金157(如果适当)可包含适当的盖材料，例如硅。可基于选择性外延成长技术形成半导体合金157，该外延成长技术可在去除抗蚀掩膜108(若于蚀刻工艺106期间有提供)之后，基于可供半导体合金材料实质上沉积在层103之曝露的表面部分上、同时可抑止在电介质区(例如掩膜层104、盖层154以及侧壁间隔件105A)上的沈积之适当的沉积环境来执行。适当的沉积技术已在习知技术中建立良好并可为此目的而使用。其次，可例如通过执行选择性蚀刻工艺(例如基于热磷酸(hot phosphoric acid)的去除工艺)而去除掩膜层104之遗留部分，因此也去除间隔件结构105A的部分(当包括氮化硅时)。此外，于去除工艺期间，若盖层154A由具有与掩膜层材料104相似的蚀刻特性的材料构成，则可去除盖层154A。因此，于个别选择蚀刻工艺后，可由第二晶体管150B去除掩膜层104，以曝露蚀刻终止层104，上述蚀刻终止层104可有效的抑止不需要的盖层154B材料的去除。在另一方面，可去除盖层154A与间隔件结构105A的部分，同时于第一晶体管150A之层104也可作为蚀刻终止材料，然而，由于暴露至较多之对应的蚀刻环境，相较于第二晶体管150B的材料104，上述材料之厚度会减少。其次，当蚀刻终止材料104由二氧化硅构成时，可通过执行选择性蚀刻工艺，将蚀刻终止层104与104R由第二与第一晶体管150B与150A去除，其中，上述选择性蚀刻可基于氢氟酸(hydrofluoric acid，HF)而执行。在其它情形中，任何其它适当的其它蚀刻化学作用可使用于相对于栅极电极151、半导体层103与半导体合金157而选择性去除蚀刻终止材料104。

图1e系概要说明于上述工艺顺序后之半导体器件100。因此，仍可通过盖层154B覆盖于第二晶体管150b的栅极电击151，因而可在后续制造阶段使用作为有效蚀刻掩膜，用在第二晶体管150B中形成凹陷。

图1f系概要说明于进一步先进制造阶段中之半导体器件100。如图所示，侧壁间隔件结构160可形成于栅极电极151的侧壁上，其中，于一些例示实施例中，间隔件结构160可包括多个独立间隔件组件161与162，其中，上述间隔件组件可通过蚀刻终止衬垫(liner)163与164与栅极电极151以及与彼此分离。于一些例示实施例中，至少最外部的间隔件组件162可由实质上与盖层154B为相同的材料所构成，应了解，于后续用于减少间隔件结构160的宽度的蚀刻工艺期间，盖层154B以及最外部间隔件162可具有实质上相同的蚀刻特性。在其它例示之实施例中，只要在后续制造阶段中用于在第二晶体管150B中凹陷半导体层103之工艺期间，一方面之间隔件结构160与盖层154B相对于另一方面之半导体层103可达成希望的蚀刻选择性，则任何其它材料组成皆可用于间隔件161与162。例如，间隔件组件161与162可由氮化硅构成，同时衬垫材料163与164可由二氧化硅构成。此外，晶体管150A与150B可形成于半导体层103之一部分，漏极与源极区域158可具有依据器件需求的横向掺杂物轮廓，其中，通过间隔件结构160之配置与用于形成漏极与源极区域158之个别工艺参数，可实质上决定横向掺杂物轮廓。换言之，典型上可在数制造阶段中形成间隔结构160，例如通过首先设置偏移间隔件(未显示)，上述偏移间隔件可提供漏极与源极区域158的第一部分之所需的横向偏移，上述横向偏移可定义浅PN接面(shallow PN junction)。然后，例如基于已广为接受建立之沉积与各向异性蚀刻技术，可形成与衬垫163结合之间隔件组件161，接下来进行适当的注入(implantation)工艺，以基于适合的工艺参数(如剂量(dose)与能量)以并入适当的掺杂物物种，其中，注入能量可决定深度分布，同时间隔件组件161的宽度实质上定义掺杂物物种的横向位置。其次，通过沉积与各向异性蚀刻工艺、以及后续之进一步的用于并入掺杂物物种以定义漏极与源极区域158的部分的注入程序，可形成衬垫164以及外部间隔件组件162，其中，最后掺杂物轮廓可基于退火(anneal)工艺而调整，以激发(activate)掺杂物物种以及再结晶(re-crystallize)由注入所诱发(implantation-induced)的损害。

例如，如图1f所示，可调整前述的注入工艺与退火循环的工艺参数，以使漏极与源极区域158可实质上延伸至埋藏绝缘层(buriedinsulating layer)102，同时于其它情况中，可调整任何其它适当的深度。应了解，漏极与源极区域158之形成可包括额外的注入工艺，如形成光环状区域(halo region)(未显示)，上述光环状区域系涉及相对于用以定义漏极与源极区域158之掺杂物物种为相反导电类型之掺杂物物种之并入，以取得在个别PN接面所需之掺杂物梯度(dopant gradient)。相似地，若认为适当，则可执行预非晶化注入工艺(pre-amorphizationimplantation process)。

图1g系概要说明在先进的制造阶段中之半导体器件100，其中，可设置蚀刻掩膜111(例如抗蚀掩膜)以覆盖第一晶体管150A，同时使第二晶体管150B曝露至蚀刻环境110。可基于一蚀刻化学性质而建立蚀刻环境110，上述蚀刻化学性质系使半导体层103能够相对于间隔件结构160与盖层154B被选择性去除。例如，可应用与在前述形成空腔107期间所使用(如图1c)者实质上相同的工艺条件，然而于所示之实施例中，可将工艺参数选择成可避免间隔件结构160之不适当的蚀刻不足(under-etching)。因此，可提供具有一横向尺寸之凹陷112，该横向尺寸会可靠地在漏极与源极158区域内，以在凹陷112之曝露表面112S上形成金属硅化物时提供足够的工艺容限(margin)，而不需要“缩短”漏极与源极区域158之PN接面。因此，可于第二晶体管150B得到凹陷的漏极与源极配置，其中，表面112S之至少一显著部分位于较通过栅极绝缘层152所定义的高度为低的高度。

在此内容中，可将位置信息了解为相对于器件100之明显表面(pronounced surface)之相对位置，例如于埋藏绝缘层102与半导体层103间之接口，其中，若一组件与参考平面间之距离(也就是前述之接口)少于另一组件与参考平面之距离，则该一组件“低于”该另一组件。因此，对应于栅极绝缘层152(例如对应于层152与沟道区域153间之接口)的高度H可定义表面112S之上限(upper limit)。因此，由于表面112S可定义漏极与源极区域158之边界，且上述漏极与源极区域158之边界之至少一部分位于通过栅极绝缘层152定义的高度之下，故晶体管150B可被认为是具有凹陷漏极与源极配置之晶体管。另一方面，当第一晶体管的漏极与源极区域158(包括半导体合金157)可实质上延伸至高度H，第一晶体管150A可具有实质上平面之配置，同时提高的漏极与源极配置可被认为是漏极与源极区域158之至少一部分(如半导体合金157)延伸至高度H之上的结构，如图1g所示。

通过蚀刻工艺110形成凹陷112后，可例如通过已广为接受的电浆辅助蚀刻技术去除蚀刻掩膜111，接着去除盖层154B，其可基于任何适当的选择蚀刻工艺实现。在一例示实施例中，蚀刻化学性质可使用于相对于栅极电极151选择性去除盖层154B，同时也蚀刻间隔件结构160，以降低间隔件结构的宽度。在此情形中，衬垫164可作为有效的蚀刻终止材料，因此使间隔件结构160的宽度高度可控制性地减少。在一实施例，盖层154B以及至少最外部间隔件162可具有相似的蚀刻行为，因此能使这些组件有效地同时被去除，同时提供高程度之工艺一致性。

图1h系概要说明于进一步先进的制造阶段中之半导体器件100，其中，在去除盖层154B与间隔件162后，于栅极电极151以及漏极与源极区域158的曝露部分，可形成金属硅化物材料159。由于例如通过去除最外部间隔件162所致之间隔件结构160的宽度的减少，漏极与源极区域158除了凹陷表面部分112S外复包括水平表面部分112H，其系可利用于转换硅材料为区域159之高传导金属硅化物。相似地，于第一晶体管150A中，硅区域159可定位成接近沟道区域153，其中，系通过经减少之间隔件结构160而实质上决定前述距离。如前所述，于第二晶体管150B中，相较于实质上平面配置为增加的表面部分可提供金属硅化物之提升数量，因此也提供晶体管150B之减少的串联电阻，其中，如前所述，沟道区域153之减少偏移可额外地提供提升之器件效能。此外，漏极与源极区域158之凹陷配置可在晶体管150B的沟道区域152中产生通过金属硅化物159引起之某程度之拉伸应变成分，其中，由于非凹陷或甚至提高的漏极与源极配置，通过金属硅化物引起的个别应变于晶体管150A中较不明显。

可基于已建立良好之工艺技术形成金属硅化物159，例如，包括耐火金属(refractory metal)(如镍(nickel)、铂(platinum)与钴(cobalt)等)之沉积，接着进行适当的热处理以及未反应金属之去除。

图1i系概要说明于进一步先进的制造阶段中之半导体器件100，于上述制造阶段中，于第一与第二晶体管150A与150B上可形成应变诱发材料。于一例示实施例中，应变诱发材料能以形成于晶体管150A上的第一应变诱发层120A之形式来设置，且诱发一所需的应变，用于增加于第一晶体管150A的沟道区域153之电荷载体移动率。另一方面，第二应变诱发层120B可形成于第二晶体管150B之上，因此诱发不同类型的应变于沟道区域153中，以提升电荷载体移动率。于一例示实施例中，第一晶体管150A可代表P沟道晶体管，针对半导体层103之标准结晶配置，需要压缩应变以提升电洞移动率。相似地，第二晶体管150B可代表N沟道晶体管，其中，层120B之拉伸应力成分，结合金属硅化物159之拉伸应力成分可提供晶体管150B的沟道区域153中之提升的电子移动率。能以任何适当材料的形式来提供应变诱发层120A与120B，例如氮化硅、含氮之碳化硅与二氧化硅等。例如，如前所述，基于适当选择之工艺参数，可以氮化硅材料沉积之形式提供层120A与120B，以取得所需的内部应力位准。于其它例示实施例中，除层120A与120B之外、或取代层120A与120B，可将一个或多个介电材料层定位成具有所需之内部应力位准，以取得所需之整体晶体管效能。例如，对于晶体管150B之凹陷配置，可将层120B的材料以高应力状态予以定位于凹陷112内，因此得到作用于沟道区域153上的增加的横向应力成分。此外，相较于传统策略之可忽略间隔件宽度的减少，由于前述间隔件结构160宽度之减少，位于高度位准H上之应力材料(图1g)可更接近沟道区域。相似地，应变诱发层120A的材料可接近于晶体管150A的沟道区域153，同时亦可通过半导体合金157维护有效的应变诱发机制。此外，由于漏极与源极区域158之PN接面与金属硅化物区域159的接近，也可减少于晶体管150A中之串联电阻。

应变诱发材料(如层120A与120B)可基于任何适当工艺技术而提供。例如，可形成层120A与120B之一者(可能与蚀刻终止材料(未显示)相结合)，以及后续可从需要其它类型应变之其中一晶体管去除。之后，可沈积层120A与120B之另一者，以及可例如基于适当的蚀刻终止或蚀刻指示材料而从晶体管150A与150B之另一者选择性去除其不需要的部分。应了解，根据全体工艺需求，可加入额外应变诱发材料或实质上应力中性(stress-neutral)材料。此外，可例如以二氧化硅之形式沉积额外之层间介电质材料，以及接触开口可后续图案化于层间介电质材料与应变诱发材料(例如层120A与120B)中。

图1j系概要说明根据进一步例示实施例之半导体器件100，其中，可执行用于形成凹陷112之蚀刻工艺110，使得凹陷112实质上可往下延伸至埋藏绝缘层102，因此提供提升之应力转换特性并也可减少于第二晶体管150B的漏极与源极区域158中之PN接面的寄生电容(parasitic capacitance)。为此目的，可调整工艺参数以得到侧壁或表面部分112S，其中，该侧壁或表面部分112S系导致于漏极与源极区域158的PN接面与埋藏绝缘层102处的表面112C间之距离112D，该距离112D可于用于形成金属硅化物159之后续工艺期间，提供足够的工艺容限。换言之，该距离112D可为下述之距离：在通过硅化工艺在此区域中消耗含硅化物材料后，可可靠地防止埋藏绝缘层102附近的漏极与源极区域158之短少者。再者，当形成个别接触开口至漏极与源极区域158时，表面112S之倾斜本质(inclined nature)也可提供可靠的接触状态，其中，个别接触开口的至少一部分可曝露倾斜表面112S之一部分。

图1k系概要说明根据进一步例示实施例之半导体器件100，其中，在蚀刻工艺110之前，可鉴于凹陷112之形状与定位而调整间隔件结构160的宽度。于一例示实施例中，间隔件结构160可得到进一步之间隔件组件165，藉此，当形成凹陷112接着形成金属硅化物159(尤其是当将凹陷112形成为向下延伸至埋藏绝缘层102)时，提供增加的工艺容限。

因此，本发明提供一种半导体器件与其制造技术，其中，基于凹陷的漏极与源极配置，可选择性提供应变诱发机构，且不会负面影响其它晶体管之平面或提高的漏极与源极配置，并也减少金属硅化物材料以及高应力介电质材料相对于凹陷与非凹陷晶体管沟道区域之距离。因此，可提升凹陷与非凹陷晶体管之效能，并且提供与传统精密CMOS技术的高度兼容性。因此，凹陷漏极与源极配置可例如提供于N沟道晶体管，因此提供减少之串联电阻与提升之应力转换效率，同时可使用有效的应变诱发机构(例如嵌入式半导体合金)于P沟道晶体管中，同时也可实现以应力介电质材料形式提供之进一步应变诱发机构的减少之串联电阻以及提升之效率。为此目的，适当的掩膜规画可实现一类型之晶体管的选择性凹陷，同时实质上不影响其它类型的晶体管。

前述所揭露的特定实施例仅用于例示说明，对于已由本说明书中获益的本领域之技术人员而言，可用不同且等效的方式来修改和实施本发明是显而易见的。例如，上述所提出的工艺步骤可以用不同的顺序来执行。另外，除了以下申请专利范围中的说明之外，并不对在此显示的架构或设计的细节作限制。因此，很明显地，上述揭露的特定实施例可改变或修改，并且所有此等变化都被认为是在本发明的范围和精神之内。因此，本发明寻求的权利保护范围系提出在以下之申请专利范围中。