具有统一的存储单元操作特性的非易失性半导体存储器件

摘要

一种非易失性半导体存储器件，包括：系列连接的一串第一至第N非易失性存储单元，连接在第一和第二选择晶体管之间；第一和第二伪单元，分别介于第一选择晶体管与第一非易失性存储单元之间、以及第二选择晶体管与第N非易失性存储单元之间；其中每个非易失性存储单元由相应的普通字线选通，而且第一和第二伪单元中的每一个由相应的伪字线选通；以及驱动器块，包括普通字线驱动器和伪字线驱动器，伪字线驱动器能够相对于普通字线驱动器独立地与接收的地址相关地工作。

说明书

本案是申请日为2006年1月20日、申请号为200610006392.8、发明名称为“具有统一的存储单元操作特性的非易失性半导体存储器件”的发明专利申请的分案申请。

技术领域

本发明涉及非易失性半导体存储器件，更具体地，本发明涉及具有统一的(uniform)存储单元工作特性的非易失性半导体存储器件。

本发明要求于2005年9月9日提交的韩国专利申请No.2005-83921的优先权，因此将该申请的主题全部结合于此作为参考。

背景技术

非易失性半导体存储器件包括多个存储单元，每个存储单元包括浮动栅(floating gate)和控制栅。NAND类型非易失性半导体存储器件包括多个单元串(cell string)，每个单元串包括一组串行连接的存储单元。在存储单元中，通过在存储单元的控制栅和沟道区(channel region)之间生成预定的电压差来对数据比特进行编程或将其擦除。根据在单元中生成的电压差，可以通过隧道(tunneling)电流使电子从沟道区注入到浮动栅中，或者可以使电子从浮动栅中移动到沟道区。在此，浮动栅处的电势由控制栅和浮动栅之间的电容与浮动栅和沟道区之间的电容的比值确定。

图1是示出传统NAND类型非易失性半导体存储器件的单元串的电路图。参照图1，传统单元串的一端通过选择晶体管SG1连接到比特线BL，而单元串的另一端通过另一个选择晶体管SG2连接到源极线(source line)SL。随着非易失性半导体存储器件的集成度变得更加密集，相邻存储单元，例如存储单元MC1～MC32之间的间隔的尺寸已经减小。由于间隔尺寸的减小，使得对于在相邻存储单元的浮动栅和控制栅之间耦合的电容，以及对于与存储单元沟道区耦合的电容，存储单元的浮动栅都成为了重要因素。

在图1的传统非易失性存储器件的单元串中，存储单元MC1和MC32分别与选择晶体管SG1和SG2相邻。存储单元MC2位于存储单元MC1的一侧，而选择晶体管SG1位于存储单元MC1的另一侧。并且，存储单元MC31位于存储单元MC32的一侧，而选择晶体管SG2位于存储单元MC32的另一侧。此外，选择晶体管SG1和SG2每一个都具有与存储单元MC1～MC32的不同的结构和工作电压。因此，与选择晶体管SG1和SG2相邻的存储单元MC1和MC32具有与存储单元MC2～MC31不同的电容条件。

这样，在传统的NAND类型非易失性半导体存储器件中，分别与选择晶体管SG1和SG2相邻的外部存储单元MC1和MC32以与存储单元MC2～MC31不同的工作特性工作。

发明内容

在一个实施例中，本发明提供了一种包括单元串和驱动器块的非易失性半导体存储器件。单元串包括：包括多个串行连接的非易失性存储单元的非易失性存储单元系列，其中，每个非易失性存储单元都是电可擦除和可编程的；连接到所述非易失性存储单元系列的选择晶体管；以及插入在所述选择晶体管和非易失性存储单元系列之间，并且串行连接到所述选择晶体管和非易失性存储单元系列的伪单元。驱动器块包括适合用于选择性地激活多个普通字线中的任何普通字线的普通字线驱动器，其中，被激活的普通字线选通所述多个非易失性存储单元中相应的非易失性存储单元；以及适合用于激活伪字线以选通所述伪单元的伪字线驱动器。

在另一个实施例中，本发明提供了一种包括单元串和驱动器块的非易失性半导体存储器件。单元串包括：包括多个串行连接的非易失性存储单元的非易失性存储单元系列，其中，每个非易失性存储单元都是电可擦除和可编程的；以及连接到所述非易失性存储单元系列的第一和第二选择晶体管。所述单元串还包括：第一伪单元，插入在所述第一选择晶体管和非易失性存储单元系列之间，并且串行连接到所述第一选择晶体管和非易失性存储单元系列；和第二伪单元，插入在所述第二选择晶体管和非易失性存储单元系列之间，并且串行连接到所述第二选择晶体管和非易失性存储单元系列的。驱动器块包括：适合用于选择性地激活多个普通字线中的任何普通字线的普通字线驱动器，其中，被激活的普通字线选通所述多个非易失性存储单元中相应的非易失性存储单元；适合用于激活第一伪字线以选通所述第一伪单元的第一伪字线驱动器，以及适合用于激活第二伪字线以选通所述第二伪单元的第二伪字线驱动器。

在另一个实施例中，本发明提供一种包括单元串和驱动器块的非易失性半导体存储器件。单元串包括：包括多个串行连接的非易失性存储单元的非易失性存储单元系列，其中，每个非易失性存储单元都是电可擦除和可编程的；以及连接到所述非易失性存储单元系列的第一和第二选择晶体管。单元串还包括：第一伪单元，其插入在所述第一选择晶体管和非易失性存储单元系列之间，并且串行连接到所述第一选择晶体管和非易失性存储单元系列；以及第二伪单元，其插入在所述第二选择晶体管和非易失性存储单元系列之间，并且串行连接到所述第二选择晶体管和非易失性存储单元系列。驱动器块，包括：适合用于选择性地激活多个普通字线中的任何普通字线的普通字线驱动器，其中，被激活的普通字线选通所述多个非易失性存储单元中相应的非易失性存储单元；以及适合用于激活第一和第二伪字线以分别选通所述第一和第二伪单元的伪字线驱动器。

附图说明

现在将参照附图说明本发明的示范实施例，附图中相同的参考标记表示相同的元素。在附图中：

图1是示出传统的NAND类型非易失性半导体存储器件的单元串的电路图；

图2是示出根据本发明示范实施例的非易失性半导体存储器件的方框图；

图3是示出图2的单元阵列和驱动器块的示范配置的电路图；

图4示出了图2和3所示的非易失性半导体存储器件的示范实施例的不同工作模式期间的线的电压电平；以及

图5是示出图2的单元阵列和驱动块的另一个示范配置的电路图。

具体实施方式

图2是示出根据本发明示范实施例的非易失性半导体存储器件的方框图。单元阵列100包括以恒定间隔排列的多个比特线BL以及多个单元串110，每个单元串110都连接到相应的比特线BL。

页缓存块200包括多个页缓存器，每个页缓存器都连接到单元阵列100中的相应的比特线BL。每个页缓存器起到用于从相应的比特线BL检测数据的检测电路的作用，或者起到用于临时保存将被提供给相应的比特线BL的数据的数据锁存器的作用。

此外，响应于列选择地址YADD，页缓存器中的一个通过数据线DL连接到输入/输出缓存器500。输入/输出缓存器500向外部端子发送数据，或从外部端子接收数据。

在单元阵列100中，驱动器块300选择并驱动普通字线WL(图3和5中)和伪字线(dummy word line)DWL(图3和图5)。地址寄存器400对外部地址TADD进行解码，并随后生成行地址RADD和列选择地址YADD。行地址RADD被提供给驱动器块300，而列选择地址YADD被提供给页缓存块200。

控制电路600响应于控制命令COMM生成对器件的组件(即，单元阵列100、页缓存块200、驱动器块300和地址寄存器400)的控制信号。也就是说，控制电路600生成使得非易失性半导体存储器件能够执行编程、擦除和数据读取操作的控制信号。并且，电压生成器700输出执行器件的各种操作所需的各种电压VHG。

电压VHG包括编程电压Vpgm、通过(pass)电压Vpass、参考电压Vr和读取电压Vread。在非易失性半导体存储器件的编程操作期间，编程电压Vpgm被施加到被选择的存储单元，而通过电压Vpass被施加到没被选择的存储单元。在非易失性存储器件的读取操作期间，参考电压Vr被施加到被选择的存储单元，而读取电压Vread被施加到没被选择的存储单元。

现在将说明根据本发明的示范实施例的非易失性半导体存储器件的单元串110的结构。图3是示出图2的单元阵列100和驱动器块300的示范配置的电路图。

图3中，在单元阵列100中仅仅示出了单个比特线BL(代表多个比特线BL)和单个单元串110(代表多个单元串110)。并且，存储单元MC1～MC32以及第一和第二伪单元DC1和DC2被示出，作为单元阵列100的示范配置的第一部分。在图3中示出的配置是作为一个例子提供的。本发明的范围并不仅限于这种特定配置。

参照图3，单元阵列100包括以恒定间隔排列的多个比特线BL和多个单元串110，每个单元串110都连接到相应的比特线BL。每个单元串包括多个非易失性存储单元MC1～MC32、第一和第二选择晶体管SG1和SG2、以及第一和第二伪单元DC1和DC2，它们都串行连接在单元串中。

存储单元MC1～MC32都是电可编程和可擦除的。第一选择晶体管SG1位于单元串110的一端，并且响应于串选择信号SSL将存储单元MC1～MC32连接到比特线BL。第二选择晶体管SG2位于单元串110的另一端，并且响应于接地选择信号GSL将存储单元MC1～MC32连接到源极线SL。

通常，第一和第二选择晶体管SG1和SG2的每个的栅极宽度(gate width)最好大于形成存储单元MC1～MC32的晶体管的栅极宽度。

第一和第二伪单元DC1和DC2不用于存储数据。第一伪单元DC1插入(interpose)在第一选择晶体管SG1和存储单元MC1之间，并且串行连接到第一选择晶体管SG1和存储单元MC1，而第二伪单元DC2插入在第二选择晶体管SG2和存储单元MC32之间，并且串行连接到第二选择晶体管SG2和存储单元MC32。在本示范实施例中，形成第一和第二伪单元DC1和DC2的晶体管的尺寸与形成存储单元MC1～MC32的晶体管相同。第一和第二伪单元DC1和DC2的使用提高了左侧和右侧的存储单元MC1和MC32的电稳定性的统一性(uniformity)，MC1和MC32的每一个位于单元串的相应的一端。结果，存储单元MC1和MC32的电稳定性与排列在存储单元MC1和MC32之间的存储单元MC2～MC31的电稳定性相似。

因此，在包括根据上述本发明的示范实施例的单元串结构的非易失性半导体存储器件中，相邻存储单元的物理条件得到了均衡。结果，在该器件的所有存储单元中可以使用相同的编程工作特性来执行数据编程操作。类似地，在该器件的所有存储单元中可以使用相同的擦除工作特性来执行数据擦除操作。

虽然在本说明的示范实施例中单元串110包括32个存储单元(存储单元MC1～MC32)，但是单元串也可以包括16或64个存储单元。

驱动器块300包括普通字线驱动器310以及第一和第二伪字线驱动器330和350。

普通字线驱动器310适合用于激活普通字线WL1～WL32中的任何一个。当普通字线驱动器310激活被选择的普通字线时，被选择的普通字线选通相应的存储单元。例如，当被选择的普通字线是WL1时，被选择的普通字线WL1选通存储单元MC1。当普通字线驱动器310被使能时，它激活普通字线WL1～WL32中的一个。普通字线驱动器310根据行地址RADD<5:1>选择激活哪个普通字线。并且，当第一和第二伪字线驱动器330和350被使能时，它们分别激活第一和第二伪字线DWL1和DWL2。第一和第二伪字线DWL1和DWL2分别选通第一和第二伪单元DC1和DC2。

当对应于块解码器370的行地址RADD<n:6>被生成时，块解码器370向普通字线驱动器310以及向第一和第二伪字线驱动器330和350提供块选择信号BKSN。在接收到块选择信号BKSN之后，普通字线驱动器310以及第一和第二伪字线驱动器330和350将响应于地址使能信号ADDEN而被使能。也就是说，只有在接收到BKSN之后，普通字线驱动器310以及第一和第二伪字线驱动器330才响应于ADDEN而被使能。普通字线驱动器310以及第一和第二伪字线驱动器330和350从控制电路600(图2)接收地址使能信号ADDEN。

因此，在本示范实施例中，当普通字线WL1～WL32之一被激活时，第一和第二伪字线DWL1和DWL2也被激活。

此外，在本示范实施例中，在测试操作期间，第一和第二伪字线DWL1和DWL2可以分别被独立地激活。在测试信号MTEST被激活并且被提供给第一和第二伪字线驱动器330和350的测试模式中，第一和第二伪字线驱动器330和350分别响应于第一和第二伪地址DMADD1和DMADD2而被使能。这样，第一和第二伪字线DWL1和DWL2可以相互独立地、且独立于普通字线WL1～WL32而被激活。

由于第一和第二伪字线DWL1和DWL2可以相互独立地、且独立于普通字线WL1～WL32而被激活，因此可以执行对与第一和第二伪单元DC1和DC2相邻的存储单元MC1和MC32的各种测试功能。

第一和第二伪地址DMADD1和DMADD2可以是行地址RADD<n:1>中的特定的地址位，或者是附加的地址位。

根据另一个示范实施例，第一和第二伪字线驱动器330和350响应于块选择信号BKSN而被使能。当第一和第二伪字线驱动器330和350被使能时，第一和第二伪字线DWL1和DWL2被激活。

在本发明的非易失性半导体存储器件中，第一和第二伪字线DWL1和DWL2在被激活时可以具有与普通字线WL1～WL32被激活时不同的电压电平。图4示出了图2和图3示出的非易失性半导体存储器件的示范实施例的各种操作模式中线的电压电平。

参照图4，在擦除操作期间，分别施加到存储单元MC1～MC32、第一伪单元DC1和第二伪单元DC2的普通字线WL1～WL32、第一伪字线DWL1、和第二伪字线DWL2的电压被设置为0V。在编程操作期间，与被选择的存储单元相对应的普通字线具有编程电压Vpgm。并且，在编程操作期间，第一伪字线DWL1、第二伪字线DWL2以及与每个没被选择的存储单元相对应的普通字线都具有通过电压Vpass。

在读取操作或与编程和擦除操作相关联的验证操作期间，普通字线WL1～WL32中被选择的字线具有参考电压Vr，而普通字线WL1～WL32中没被选择的字线每一个具有读取电压Vread。在这些操作的任意一个期间，伪字线DWL1和DWL2每个都具有比读取电压Vread大的电压Vread+α。如此处所使用的，α是大于0的整数。

伪字线DWL1和DWL2每个具有大于没被选择的普通字线的电压的电压是因为在验证操作期间必需使用第一和第二伪单元DC1和DC2来防止数据失真。

图5是示出图2的单元阵列100和驱动器块300的另一个示范配置的电路图。图5的示范实施例的驱动器块300’与图3的示范实施例的驱动器块300类似。但是，在图5的示范实施例中，第一和第二伪字线DWL1和DWL2两者都由单个伪字线驱动器330’控制，而在图3的示范实施例中，第一和第二伪字线DWL1和DWL2可以分别由第一和第二伪字线驱动器330和350独立地控制。此外，当测试信号MTEST被激活时(即，在测试模式中)，伪字线驱动器330’响应于伪地址DMADD而被使能，并且第一和第二伪字线DWL1和DWL2在伪字线驱动器330’被使能时都被激活。

图5的示范实施例中的存储单元MC1～MC32、第一和第二伪单元DC1和DC2以及第一和第二选择晶体管SG1和SG2的结构与图3中的示范实施例相同。并且，图5的示范实施例中的存储单元MC1～MC32、第一和第二伪单元DC1和DC2以及第一和第二选择晶体管SG1和SG2的排列与图3中的示范实施例相同，除了第二伪字线DWL2被连接到第一伪字线DWL1，并且如上所述是由伪字线驱动器330’控制。类似地，在参照图4说明的操作模式期间普通字线WL1～WL32以及伪字线DWL1～DWL2的电压电平在图5的示范实施例与图3的示范实施例中的相同。由于图5的示范实施例中的上述特性与图3的示范实施例相同，因此下文中将不包含对这些特性的再次说明。

图5的示范实施例的电路体系结构和控制操作比图3的示范实施例简单，并且图5的示范实施例所要求的布线域(layout area)不像图3的示范实施例所要求的那样大。

根据本发明的非易失性半导体存储器件，第一伪单元被插入在第一选择晶体管和第一存储单元(例如，MC1)之间，并且被串行连接到第一选择晶体管和第一存储单元，而第二伪单元被插入在第二选择晶体管和最后一个存储单元(例如，MC32)之间，并且被串行连接到第二选择晶体管和最后一个存储单元。形成第一和第二伪单元的晶体管与形成存储单元的晶体管尺寸相同。于是，在具有本发明的单元串结构的非易失性半导体存储器件中，每个存储单元具有和与其相邻的单元相同的物理条件。结果，本发明的非易失性半导体存储器件可以在器件的所有存储单元中使用相同的编程工作特性来操作，并且在器件的所有存储单元中使用相同的擦除工作特性来操作。

虽然按照本发明的示范实施例说明了本发明，但是本发明并不限于示范实施例。本领域的技术人员应该理解，在不脱离本发明的范围的前提下，可以对示范实施例进行各种替换、修改和改变。因此，本发明的意图并不局限于所公开的示范实施例，而是本发明旨在包含落在所附权利要求书的范围内的所有实施例。