基于自隔离技术的介质场增强SOI耐压结构

摘要

本发明公开了一种基于自隔离技术的介质场增强SOI耐压结构，包括半导体衬底层，介质埋层和半导体有源层，在所述半导体有源层上部设置有漂移区层，在所述半导体有源层的下部设置有至少一个界面岛型埋层，所述界面岛型埋层位于介质埋层上方，所述漂移区层和界面岛型埋层的导电类型相同，半导体有源层的导电类型与界面岛型埋层或漂移区层的导电类型相反。将本发明采用的结构应用于高压功率器件或功率集成电路中，其耐压比常规的采用自隔离技术的SOI器件的耐压大大提高，且该工艺和标准CMOS工艺完全兼容。

说明书

技术领域

本发明涉及半导体功率器件和功率集成技术领域，确切地说涉及一种用于功率器件或高压集成电路中，基于介质场增强原理的SOI(Semiconductor On Insulator)功率器件和采用自隔离技术的耐压结构。

背景技术

SOI(Semiconductor On Insulator)技术因其具有更高的工作速度和集成度、更好的绝缘性能、更强的抗辐射能力以及无可控硅自锁效应得以被广泛关注和应用。SOI功率集成电路的关键技术是实现功率器件耐高压，和低压控制电路与高压器件之间的隔离。SOI功率器件是SOI功率集成电路的核心器件。SOI功率器件的击穿电压取决于横向击穿电压和纵向击穿电压的较低者。一直以来，SOI功率器件的横向耐压设计沿用成熟的Si基功率器件横向耐压设计的原理和技术，如RESURF原理和结终端技术。由于SOI功率器件的衬底不能参与耐压，所以SOI功率器件的纵向耐压较低，因此，SOI功率器件的纵向耐压设计至关重要。当顶层硅较厚时(如大于20um)，由于槽的深宽比很高(深宽比大于10)，导致刻蚀形成槽和回填难度大大增加，且回填后容易出现空洞，导致隔离效果变差，因而高压器件和低压控制电路之间采用全介质隔离技术的工艺成本和难度增加。所以可选择采用反偏PN结隔离(或自隔离)技术。但采用自隔离技术时，高压器件耐压就会大幅度下降。因此，当采用自隔离技术时，如何提高器件的纵向耐压，成为SOI横向功率器件研究中的一个难点。

典型的介质隔离条件下的常规SOI LDMOS的结构如图9所示，图中，1为半导体衬底层，2为介质埋层(Insulator层，即I层)，3为半导体有源层(Semiconductor层，即S层)，4为栅氧化层，5为栅电极，6为p(或n)阱，7为n⁺(或p⁺)源区，8为n⁺(或p⁺)漏区，9为漏电极，10为源电极，11为介质隔离层。低压控制电路在介质隔离包围的高压器件区之外。

典型的自隔离条件下的常规SOI LDMOS的结构如图10所示。图中，1为半导体衬底层，2为介质埋层(I层)，3为半导体有源层(S层)，4为栅氧化层，5为栅电极，6为p(或n)阱，7为n⁺(或p⁺)源区，8为n⁺(或p⁺)漏区，9为漏电极，10为源电极，12为n-(p-)漂移区层。低压控制电路做在半导体有源层3上，高压器件的漂移区层12与半导体有源层3因反偏PN而实现自隔离。

上述两种常规结构漏下纵向电场分布对比如图11所示(以N沟器件为例)。器件处于阻断状态时，常规SOI结构的纵向击穿电压主要由S层和I层承担，在介质埋层2的上界面，纵向击穿时的绝缘层电场为E_I＝ε_sE_s/ε_I≈3E_s，其中E_s是S层的电场，ε_s和ε_I分别是S层和I层的介电常数。在图中明显可以看出，在采用自隔离技术时需要在P型材料上做N型漂移区层(采用介质隔离时可直接采用N型材料)，在P型材料内电场剧烈下降，因而I层电场大大降低，而且随着P型材料浓度的上升，纵向电场下降的幅度会变得更大，从而导致纵向耐压的大幅度下降。

I层电场受S层击穿电场的限制，纵向耐压随S层厚度和I层厚度的增加而提高，但S层和I层都不能太厚。这是因为S层太厚，介质隔离的工艺难度增加，对P型材料上的N沟功率器件来说，S层下界面电场还会变得更低(如图11所示)；I层太厚，不仅工艺实现厚I层难度大，而且不利于器件散热。这方面的内容可见参考文献：F.Udrea，D.Garner，K.Sheng，A.Popescu，H.T.Lim and W.I.Milne，“SOI power devices”，Electronics &Communication Engineering Journal，pp27-40(2000)；或，Warmerdan I.andPunt，W.，“High-voltage SOI for single-chip power”，Eur.Semicond.，June1999，pp19-20(1999)。(F.Udrea，D.Garner，K.Sheng，A.Popescu，H.T.Limand W.I.Milne，SOI功率器件，电子和通信工程学报，pp27-40(2000))另一方面，某些情况下界面电场远远没有达到临界击穿电场。增强I层的电场是提高SOI功率器件耐压的有效途径。为了提高SOI功率器件纵向耐压，研究者提出了一系列器件结构。如文献：S.Merchant，E.Arnold，H.Baumgart，et al.Realization of high breakdown voltage(>700V)in thin SOIdevice.In：Proc ISPSD，1991，31-35(S.Merchant，E.Arnold，H.Baumgart，等，高压(>700V)薄膜SOI器件的实现，国际功率半导体器件研讨会，1991，31-35)采用超薄漂移区层(t_s＝0.1μm)线性掺杂，利用薄Si层的临界击穿电场显著增加而提高埋氧层电场和器件耐压，但源端极低的漂移区层浓度使得源端形成“热点”而提前击穿。文献：郭宇峰，李肇基，张波等，阶梯分布埋氧层固定电荷SOI高压器件新结构和耐压模型，半导体学报，2004，Vol.25，No.12，pp.1623-1628，采用在埋层上界面注入固定的界面电荷Q_s以使埋层电场E_I＝(ε_sE_s+Q_s)/ε_I，从而提高EI和器件纵向耐压，且其浓度从源到漏逐渐提高。该方法工艺较复杂，并且很难精确控制Q_s的面密度，而且掺入固定界面电荷对界面质量也有严重影响。文献：罗小蓉等，可变低k介质埋层SOI高压器件的耐压特性，半导体学报，2006；27(5)：881-85，采用低k介质作为埋层而提高埋层电场和器件耐压，但低k介质SOI与常规CMOS工艺兼容方面遇到挑战。

发明内容

本发明针对上述现有技术中，厚膜SOI功率集成电路介质隔离工艺难度大、成本高，自隔离条件下纵向耐压低的矛盾，提出了一种基于自隔离技术的介质场增强SOI耐压结构，将本发明采用的结构应用于高压功率器件或功率集成电路中，其耐压比常规的采用自隔离技术的SOI器件的耐压大大提高，且该工艺和标准CMOS工艺完全兼容。

本发明是通过如下技术方案实现的：

一种基于自隔离技术的介质场增强SOI耐压结构，包括半导体衬底层，介质埋层和半导体有源层，在所述半导体有源层上部设置有漂移区层，其特征在于：在所述半导体有源层的下部设置有至少一个界面岛型埋层，所述界面岛型埋层位于介质埋层上方，所述漂移区层和界面岛型埋层的导电类型相同，半导体有源层的导电类型与界面岛型埋层或漂移区层的导电类型相反。

所述界面岛型埋层为一个时，界面岛型埋层位于高压功率器件单元的范围内。

所述界面岛型埋层为多个时，所述任意两个界面岛型埋层之间具有间距。

所述半导体有源层的材质为Si，SiC，GaAs，SiGe，GaN或其它半导体材料。

所述界面岛型埋层的材质为Si，SiC，GaAs，SiGe，GaN或其它半导体材料。

介质埋层的材质可以是SiO₂或低k材料，低k材料可以是CDO(碳掺杂氧化物)或SiOF，但并不只局限于所例举的材料。

界面岛型埋层的材质可以与半导体有源层的材质一样或不一样，任意若干个界面岛型埋层相互之间可以是同种半导体材料或不同种半导体材料。

本发明的优点表现在：

1、由于本发明采用“半导体有源层的下部设置有至少一个界面岛型埋层，界面岛型埋层位于介质埋层上方，漂移区层和界面岛型埋层的导电类型相同，半导体有源层的导电类型与界面岛型埋层或漂移区层的导电类型相反”的技术方案，与现有的采用“全介质隔离技术”的技术方案相比，不用在半导体有源层挖深槽和填充、平坦化深槽，工艺简单，成本低。与现有的采用“自隔离技术”的技术方案相比，本发明能解决自隔离条件下纵向耐压低的技术难题。

2、由于本发明采用“多个界面岛型埋层，且任意两个界面岛型埋层之间具有间距，即不连续状”的设置方式，漂移区层与半导体有源层间形成的反偏PN结以及不连续的界面岛型埋层能够实现高压集成电路中高压器件与低压控制电路之间的隔离。

3、将本发明应用于高压功率器件或功率集成电路中，其耐压比常规的采用自隔离技术的SOI器件的耐压大大提高，且该工艺和标准CMOS工艺完全兼容。

4、本发明所述基于自隔离技术的介质场增强SOI耐压结构，能够适用于所有主流的SOI横向功率器件。

附图说明

下面将结合说明书附图和具体实施方式对本发明作进一步的补充说明，其中：

图1为基于自隔离技术的介质增强SOI耐压结构图

图2a为采用本发明的耐压结构应用于高压功率器件上，并将该高压功率器件应用于高压集成电路中，界面岛型埋层为一个时，界面岛型埋层位于高压功率器件单元范围内的结构图

图2b为采用本发明的耐压结构应用于高压功率器件上，并将该高压功率器件应用于高压集成电路中，界面岛型埋层为多个时，界面岛型埋层之间具有间距的结构图

图2c为采用本发明的耐压结构应用于高压功率器件上，并将该高压功率器件应用于高压集成电路中，界面岛型埋层为多个，界面岛型埋层之间具有间距时，高低压单元之间隔离效果的二维仿真示意图

图3为采用本发明应用于高压LDMOS功率器件的结构示意图，半导体有源层的导电类型为P型E_I＝(ε_sE_s+Q_s)/ε_I

图4为采用本发明应用于高压LDMOS功率器件漏端纵向电场分布图，其中，图4a是经过N型界面岛型埋层区域的纵向电场分布图(E_I≈3E_s，V_D＝V₀，V₀>0)，图4b是经过N型界面岛型埋层间隙位置的纵向电场分布图(E_I>3E_s)，自由电荷可以是电子或者空穴，由材料决定。

图5a为采用本发明应用于高压LDMOS功率器件阻断耐压达到击穿状态时的二维电势图

图5b为采用本发明应用于高压LDMOS功率器件在阻断耐压达到击穿状态时的二维电势图

图6a为采用本发明应用于高压LDMOS功率器件的结构示意图，半导体有源层的导电类型为N型

图6b为采用本发明应用于高压LDMOS功率器件阻断耐压时，经过P型界面岛型埋层区域的纵向电场分布图(E_I≈3E_s，V_D＝-V₀，V₀>0)

图7为采用本发明应用于绝缘栅双极型功率管(IGBT)结构示意图

图8为采用本发明应用于PiN二极管器件结构示意图

图9为介质隔离条件下的常规SOI LDMOS的结构图

图10为自隔离条件下的常规SOI LDMOS的结构图

图11为图9和图10两种常规结构漏下纵向电场分布对比图

附图标记：

1、半导体衬底层；2、介质埋层(I层)；3、半导体有源层(S层)；4、栅氧化层；5、栅电极；6、p(或n)阱；7、n⁺(或p⁺)源区；8、n⁺(或p⁺)漏区；9、漏电极或阳极电极；10、源电极或阴极电极；11、介质隔离层；12、n^-(p^-)漂移区层；13、界面岛型埋层(N型或P型)；14、低压电路单元；15、隔离区；16、高压器件单元。

具体实施方式

实施例1

参照说明书附图1，本发明公开了一种基于自隔离技术的介质场增强SOI耐压结构，包括半导体衬底层1，介质埋层2和半导体有源层3，在所述半导体有源层3上部设置有漂移区层12，在所述半导体有源层3的下部设置有至少一个界面岛型埋层13，所述界面岛型埋层13位于介质埋层2上方，所述漂移区层12和界面岛型埋层13的导电类型相同，比如均是N型(P型)，半导体有源层3的导电类型与界面岛型埋层13或漂移区层12的导电类型相反，比如P型(N型)。

实施例2

作为本发明的一较佳实施方式，在实施例1的基础上，参照说明书附图2a，界面岛型埋层13为一个，界面岛型埋层13位于高压功率器件单元的范围内。

实施例3

当然，实施例2中，如果界面岛型埋层13也可以为多个，参照说明书附图2b，可以看到界面岛型埋层13是不连续状设置的，互相之间有相等或不等间距，漂移区层12与半导体有源层3间形成的反偏PN结以及不连续的界面岛型埋层13能够实现高压集成电路中高压器件与低压控制电路之间的隔离。参见图2c，界面岛型埋层间断使得耗尽区不向低压电路扩展，从而实现了高低压单元的自隔离。

实施例4

作为本发明另一较佳实施方式，其半导体有源层3可以是Si，SiC，GaAs，SiGe，GaN或其它半导体材料，介质埋层2可以是SiO2或其他低k材料，低k材料如CDO(碳掺杂氧化物)，SiOF，但并不只局限于所例举的材料；界面岛型埋层13可以是Si，SiC，GaAs，SiGe，GaN或其他半导体材料。

实施例5

在上述实施例的基础上，界面岛型埋层13的材质可以与半导体有源层3的材质一样或不一样，任意若干个界面岛型埋层13相互之间可以是同种半导体材料或不同种半导体材料。

界面岛型埋层13结深、长度、间距以及位置可以根据需要调整，任意两个界面岛型埋层13结深、长度、间距可以一样也可以不一样。界面岛型埋层13大小可以一样也可以不一样。

实施例6

本发明可以应用于各种功率器件中，如基于自隔离技术的介质场增强SOI LDMOS器件，基于自隔离技术的介质场增强SOIIGBT(参见图7)、基于自隔离技术的介质场增强SOI PN结二极管、基于自隔离技术的介质场增强SOI PiN结二极管(参见图8)、基于自隔离技术的介质场增强SOI横向晶闸管。

同时采用本发明的各种功率器件还可应用于高压集成电路中，当应用于高压集成电路中时，其低压控制电路部分可以有界面岛型埋层13也可以没有界面岛型埋层13。

实施例7

参照图3、4a、4b、5a、5b、6a和6b，以SOI LDMOS为例，对本发明的工作机理进行详细说明。

图3是一种典型的基于自隔离技术的介质场增强SOI功率n-channelLDMOS结构示意图。其中，漂移区层12与半导体有源层3间形成的反偏PN结以及不连续的界面岛型埋层13能够实现高压集成电路中高压器件与低压控制电路之间的隔离，漂移区层12和界面岛型埋层13用于增强电场。

在阻断耐压状态时，纵向提高界面电场存在两种机理：

一、阻断耐压时，漏电极9接高电位，源电极10、栅电极5及衬底接地。N型界面岛型埋层13全部耗尽，电离施主增强Es，从而增强E_I＝ε_sE_s/ε_I并提高器件耐压。电场分布如图4a所示。根据泊松方程的推论：$-\frac{{\partial }^2\phi }{\partial y^2}=\frac{\partial E}{\partial y}=\frac{q{N}_D}{{ϵ}_r{ϵ}_0},$当电势从高到低下降时，N型区域中电场E上升，且上升斜率正比于电离施主浓度N_D。同样地，$-\frac{{\partial }^2\phi }{\partial y^2}=\frac{\partial E}{\partial y}=-\frac{q{N}_A}{{ϵ}_r{ϵ}_0},$当电势从高到低下降时，P型区域中电场E下降，且下降斜率正比于电离受主浓度N_A。所以在N型界面岛型埋层13中，纵向电场强度逐渐上升，直至界面处达到半导体有源层3临界击穿电场E_c，s，从而增强E_I并提高器件耐压。

二、在耗尽的N型界面岛型埋层13间束缚P型半导体有源层3的电荷积累层。在N型界面岛型埋层13间隙位置，半导体衬底/I层/半导体有源层3构成MIS(Mental-Insulator-Semiconductor，金属-绝缘体-半导体)结构，且半导体有源层3下界面处于积累状态，两侧耗尽N型界面岛型埋层13束缚电荷积累层，从而满足E_I＝(ε_sE_s+Q_s)/ε_I，此处Q_s为积累层电荷密度，因而E_I远超3E_s，电场分布如图4b，从而提高器件耐压。

两种机理同时适用于本发明所提出的结构中，当漏区8正下方全部为界面岛型埋层13时，则机理一对器件耐压起到决定性作用；当漏区8下方处于两个界面岛型埋层13的间隙位置时，则机理二对器件耐压起到决定性作用；当漏区8下方一部分为界面岛型埋层13占据时，则机理一和机理二共同决定器件耐压。

通过这两种机理的共同作用，器件整体纵向耐压得以提高。以上两种机理对半导体有源层3为N型、漂移区层12为p-漂移区层12，界面岛型埋层13为P型界面岛型埋层13的SOI耐压层结构同样适用，区别在于：阻断耐压时，漏电极9接负高压，源电极10、栅电极5及衬底接地。参见图6a和6b。