SOI/CMOS集成电路输出缓冲器的ESD保护结构

摘要

本发明涉及一种SOI/CMOS集成电路输出缓冲器的ESD保护结构，特征是PMOS管源端通过半导体金属铝连接正电源VDD，NMOS管源端通过金属铝连接负电源GND；PMOS管漏端与NMOS管漏端通过金属铝连接形成输出连接端；正电源VDD通过金属铝连接P－型衬底栅控二极管的阴极，负电源GND通过金属铝连接N－型衬底栅控二极管的阳极；P－型衬底栅控二极管的阳极与N－型衬底栅控二极管的阴极通过金属铝连接形成另一输出连接端，连接端同时与输出缓冲器的输出压焊点通过金属铝连接。本发明结构简单，在SOI/CMOS集成电路中占用版图面积小，使用方便；使用后可以将SOI/CMOS集成电路输出引脚的ESD耐受水平提高至2000v(HBM模型)或以上水平。