具有降低了的位错缺陷密度的晶格失配的半导体结构和相关的器件制造方法

摘要

本发明提供一种利用具有基本上耗尽了的线位错的上部的有限面积区域制造单片晶格失配的半导体异质结构的方法，以及基于这种晶格失配异质结构制造半导体器件的方法。

说明书

相关申请的交叉引用

本发明对2005年5月17日提出的美国临时专利申请第 60/681,940号享有优先权，其所有公开经引用包含于此。

技术领域

本发明涉及晶格失配的半导体异质结构，更为具体的，涉及与相 异的半导体材料的集成相关的选择性沟道材料的再生长。

背景技术

随着微电子器件的动作速度和运算能力的提高，提出了提高用于 制造器件的半导体结构的复杂性和功能型的要求。相异的半导体材 料、例如具有硅或者硅锗衬底的砷化镓、氮化镓、砷化铟铝和/或锗等 III-V族材料的异质集成是对于增加CMOS平台的功能和性能有吸引 力的途径。特别是，异质外延生长可用于制造其中在商业上不易获得 晶格匹配的衬底的多种现代半导体器件；或者潜在地获得与硅微电子 的单片集成。但是，利用相异的半导体材料的组合制造的器件的性能 和最终应用取决于所获得的结构的质量。特别地，在大量的半导体器 件和工艺中，低水平的位错缺陷尤为重要，原因在于位错缺陷不当地 分割了单片晶体结构并导致不必要的电气和光学特性突变，从而导致 不良的材料质量和有限的性能。此外，线位错部分会恶化器件材料的 物理特性并导致器件的早期失效。

如上所述，当试图在不同类型材料的衬底上外延生长一种晶体材 料时——一般称为异质结构——位错缺陷通常会由于两种材料的不 同的晶格尺寸而增加。在产生半导体结构中的位错缺陷的材料淀积的 过程中，起始衬底和后续层之间的晶格失配会产生应力。

在失配截面处形成错配位错以缓解错配应力。许多错配位错具有 终结于表面的垂直分量，称为“线部分(threading segment)”。这些 线部分继续穿过随后加到异质结构上的所有半导体层。此外，在外延 生长同类材料作为自身具有位错的底层衬底时，会出现位错缺陷。一 些位错缺陷在外延生长材料中复制成为线位错(threading dislocation)。其他类型的位错缺陷包括层错(stacking fault)、孪 晶界(twin boundary)以及反相畴界(anti-phase boundary)。出现 在诸如二极管、激光器件和晶体管的有源区中的此类位错会严重恶化 其性能。

为了使位错和相关性能问题的形成最小化，本领域周知的许多半 导体异构器件被局限于具有非常紧密的——例如0.1％以内的——晶 格匹配的晶体结构的半导体层。在这些器件中，在晶格轻微失配的衬 底之上外延生长薄层。只要外延层的厚度保持在形成缺陷的临界值以 下，衬底就可作为用于外延层生长的模板，外延层灵活适应衬底基板。 尽管晶格匹配和近似匹配消除了多个结构中的位错，但具有大的能隙 偏移的晶格匹配系统相当少，限制了新器件的设计选项。

因此，对具有比已知方法所允许的更大的外延层厚度和更大晶格 错配的异构器件有相当的兴趣。例如，长期以来就认为，生长于硅衬 底上的砷化镓会允许各种新型光电器件与具有来自砷化镓的光学元 件技术的硅VLSI电路的电子加工技术结合。例如，见Choi等 “Monolithic Integration of Si MOSFET’s and GaAs MESFET’s”， IEEE Electron Device Letters，Vol.EDL-7，No.4，April 1986。这种组 合的有益结果包括与复杂的硅VLSI电路结合的高速砷化镓电路、以 及代替硅VLSI电路之间的布线互连的砷化镓光电接口单元。砷化镓 和硅器件的集成已取得进步。例如见，Choi等“Monolithic Integration of GaAs/AlGaAs Double-Heterostructure LED’s and Si MOSFET’s”， IEEE Electron Device Letters，Vol.EDL-7，No.9，September 1986； Shichijo等“Co-Integration of GaAs MESFET and Si CMOS Circuits”， IEEE Electron Device Letters，Vol.9，No.9，September 1998。但是， 尽管这种组合结构的潜在优势得到广泛认可以及对其发展的大量努 力，其实用应用受到生长于硅衬底上的砷化镓层的高缺陷密度的局 限。例如见Choi等，“Monolithic Integration of GaAs/AlGaAs LED and Si Driver Circuit”，IEEE Electron Device Letters，Vol.9，No.10， October 1988(P.513)。这样，尽管用于集成砷化镓和硅器件的基本技 术已被周知，仍存在对生产具有低位错缺陷密度的砷化镓层的需求。

为了控制高度失配的淀积层内的位错密度，有三种已知技术：相 异材料的晶片接合、衬底构图和成分递变(composition grading)。 两种不同半导体的接合可以产生令人满意的材料质量。但是由于大尺 寸Ge或者III-V族晶片的可获得性和高成本的局限，该方法并不实 用。

采用衬底构图的技术利用了线位错受到几何形状约束的事实，即 位错不会终结于晶体中。如果通过将衬底构图为较小的生长区域，使 自由边缘靠近另一个自由边缘，则可以减少线位错密度。过去，衬底 构图和外延横向过增长(ELO)技术已证明可以显著减少氮化镓器件 中的缺陷密度，从而制造出具有延长的寿命的激光二极管。该工艺基 本消除了ELO区域内的缺陷但是仍存在高缺陷种子窗口，需要重复 光刻和外延工序以消除所有缺陷。在类似方法中，悬空外延基本消除 了靠近衬底的外延区域的所有缺陷，但需要一个光刻和两个外延生长 工序。另外，两种技术都需要提高氮化镓的横向生长速率，这在所有 异质外延系统中均未得到证实。这样，利用不依赖于提高横向生长速 率的最少的光刻/外延工序的通用的缺陷减低工艺，对于降低工艺复杂 性和对不同材料系统的制造适用性都大有益处。

另外一种已知技术称为“外延颈(epitaxial necking)”，记载于 与制造硅上锗异质结构相关的Langdo等的“High Quality Ge on Si by Epitaxial Necking”，Applied Physics Letters，Vol.76，No.25，April 2000中。该方法通过利用选择性外延生长和缺陷结晶法将缺陷强迫到 构图了的掩模的开口的侧壁而不依赖于提高横向生长速率来提供工 艺简单性。具体参见图1A和1B所示，在(111)<110>金刚石立方 体移位系统中，错配位错位于生长平面上的沿<110>方向，而线部分 在(111)平面的<110>方向高起。(111)平面上沿<110>方向的线部 分以与下层的Si(100)衬底表面成45°角传播。这样，如果构图掩模 中的孔的长宽比大于1，线部分将被掩模侧壁阻挡，从而直接在硅上 形成低缺陷的上层Ge“节结(nodule)”。但是，外延颈的一个重要的 局限在于所要施加的区域的大小。通常，如以下详细讨论的，横向尺 寸(图1A中的l)在二个维度是均必须相当小以使位错结束于侧壁。

这样就需要一种通用而有效的制造半导体异质结构的方法，可以 在各种晶格失配材料系统中约束位错缺陷。还需要一种利用集成的晶 格失配材料的组合制造半导体器件的技术，该材料具有低水平的位错 缺陷以提高功能性和性能。

发明内容

因此，本发明的目的在于提供一种具有显著地最小化了的界面缺 陷的半导体异质结构及其制造方法，该方法克服了现有技术的局限。 与现有的通过限制错位外延层小于临界厚度以灵活适应衬底从而最 小化位错缺陷的技术方法相反，在各种实施方式中，本发明利用器件 半导体层的更大的厚度以及受限的横向区域产生具有基本上耗尽了 线缺陷以及其他位错缺陷——如层错、孪晶界或者反相畴界—的上 部的有限面积区域。其结果，本发明提供了本领域长期以来寻求但是 迄今为止因为位错缺陷而不实用的、基于单片晶格失配的异质结构制 造半导体器件的技术。

在具体应用中，本发明提供一种与Si衬底集成一起的Ge或者 III-V族器件的半导体结构，例如包含置于硅晶片上方的砷化镓层的 光电子器件，以及一种在硅衬底的选定区域上集成Ge或者III-V族 材料的制造半导体结构的方法。

一般而言，一方面，本发明提供一种形成半导体异质结构的方法。 该方法包括：提供包含或者主要包括第一半导体材料的衬底；以及然 后在衬底上方提供位错阻挡掩模。该掩模具有延伸到衬底表面并由至 少一个侧壁限定的开口。侧壁的至少一部分以与第一半导体材料的选 定结晶学方向成方向角的方式与衬底表面相交。该方法还进一步包括 在开口内淀积包括第二半导体材料的再生长层的工序，使得方向角导 致再生长层中的线位错密度随离开衬底表面距离的增加而降低。位错 阻挡掩模可包括电介质材料，例如二氧化硅或者氮化硅。

本发明的该方面的实施方式包括一个或者更多以下特征。可在再 生长层上方以及位错阻挡掩模的至少一部分的上方淀积包含第二半 导体材料的过生长层。过生长层的至少一部分可被结晶化。再生长层 例如可以被平坦化，使得在经过平坦化工序后，再生长层的平坦化表 面与位错阻挡掩模的上表面基本共面。平坦化工序可包括化学机械抛 光。

此外，在本发明的各种实施方式中，第一半导体材料为硅或者硅 锗合金。第二半导体材料可包括或者主要包括II族、III族、IV族、 V族或者VI族元素、或者它们的组合，例如锗、锗硅、砷化镓、锑 化铝、锑化铟铝、锑化铟、砷化铟、磷化铟或者氮化镓。在一些实施 方式中，第二半导体材料的成分是递变的。

在本发明的多种实施方式中，第一半导体材料的选定的结晶学方 向与再生长层中的线位错的至少一个传播方向一致。在这些实施方式 的特定版本中，方向角的范围从约30到约60度，例如为约45度。

衬底表面可具有(100)、(110)或者(111)结晶学方向。在 一些实施方式中，选定的结晶学方向基本与第一半导体材料的<110> 结晶学方向一致。在其他实施方式中，侧壁的部分以与第一半导体材 料的<100>结晶学方向基本一致的方式与衬底表面相交。

在本发明的该方面及其他方面的特定实施方式中，第一半导体材 料无极性，第二半导体材料有极性，方向角使得再生长层中的反相畴 界密度随离开衬底表面距离的增加而降低。在某些实施方式中，线位 错在位于距离衬底表面预定近距离H处或者其下方终结于位错阻挡 掩模的开口的侧壁。在这些实施方式的某些版本中，位错阻挡掩模 中的开口具有可变宽度。在其他版本中，位错阻挡掩模中的开口的侧 壁包括靠近衬底表面放置的第一部分和在第一部分之上的第二部分。 第一部分的距离衬底表面的高度可以至少等于预定距离H。侧壁的第 一部分可以大致平行于第二部分。还有，在某些版本中，侧壁的第二 部分向外展开。此外，在本发明的该方面和其他方面的实施方式中， 方向角使得再生长层中的层错和/或孪晶界的密度随离开衬底表面距 离的增加而降低。

另外，在本方面的该方面和其他方面的实施方式中，位错阻挡掩 模中的开口的侧壁的高度至少等于离开衬底表面的距离H。在这些实 施方式中，该开口基本为矩形并具有预定宽度W，W小于开口长度L。 例如，开口的宽度W可以小于约500nm，开口长度L可以超过W和 H的每一个。在这些实施方式的某些版本中，衬底主要包括硅并具有 (100)结晶学方向，方向角与再生长层中的缺陷传播方向成约45度， 预定距离H至少约为W√2。在其他版本中，衬底主要包括硅并具有 (110)结晶学方向，方向角为约45度，预定距离H至少为W√6/3。 在另外的其他版本中，衬底主要包括硅并具有(111)结晶学方向， 方向角约为45度，预定距离H至少为2W。

在本发明的该方面的其他实施方式中，方法还包括在衬底上提供 位错阻挡掩模之前在衬底的至少一部分上方淀积晶格失配层。晶格失 配层优选包括第三半导体材料并是至少部分地松弛的。晶格失配层可 以在设置位错阻挡掩模之前平坦化。第二半导体材料和第三半导体材 料可以是或者包括相同的半导体材料。

一般来讲，在另一方面，本发明提供一种半导体异质结构的形成 方法，该方法开始于提供包含第一半导体材料的衬底。本方法此外还 包括在衬底上方提供位错阻挡掩模。该掩模具有延伸到衬底表面并由 至少一个侧壁限定的开口。侧壁的至少一部分以与第一半导体材料的 选定结晶学方向成方向角的方式与衬底表面相交。该方法还进一步包 括在开口内淀积包括第二半导体材料的再生长层的工序，从而导致线 位错结束于位于离开衬底表面预定距离或者在其下方的位错阻挡掩 模中的开口的侧壁。

在本发明的这方面以及其他方面的各种实施方式中，再生长层中 的线位错(和/或其他位错缺陷，例如层错，孪晶界，或者反相畴界) 密度随离开衬底表面距离的增长而降低。第一半导体材料可以包括或 者主要博客硅或者硅锗合金。第二半导体材料可以包括或者主要包括 II族、III族、IV族、V族和/或VI族元素、和/或它们的组合，例如， 选自由锗、硅锗、砷化镓和氮化镓构成的群组。在某些实施方式中， 第二半导体材料成分是递变的。

在另外的其他方面中，本发明关注于包括衬底和淀积于衬底上方 的位错阻挡掩模的半导体结构。衬底包括或者主要由诸如硅或者硅锗 合金的第一半导体材料构成。位错阻挡掩模可包括电介质材料，如二 氧化硅或者氮化硅。掩模具有延伸至衬底表面并由至少一个侧壁限定 的开口，该侧壁的至少一部分以与第一半导体材料的选定结晶学方向 成方向角的方式与衬底表面相交。包括第二半导体材料的再生长层形 成于开口中，使得方向角导致再生长层中的线位错和/或诸如层错、孪 晶界或反相畴界的其他位错缺陷的密度随离开衬底表面距离的增加 而降低。

在本发明的该方面的各种实施方式中，线位错结束于位于离开衬 底表面预定距离H处或者在其下方的位错阻挡掩模中的开口的侧壁。 在本发明的该方面的某些实施方式中，第一半导体材料的选定结晶学 方向与再生长层中的线位错的至少一个传播方向一致。在这些实施方 式的特定版本中，方向角的范围为约30度到约60度，例如约45度。

衬底表面可具有(100)、(110)或者(111)结晶学方向。在 一些实施方式中，选定的结晶学方向基本与第一半导体材料的<110> 结晶学方向一致。在其他实施方式中，侧壁的部分以与第一半导体材 料的<100>结晶学方向基本一致的方式与衬底表面相交。

另外，本发明的该方面的特定实施方式包括在再生长层上方以及 位错阻挡掩模的至少一部分上方淀积的过生长层，以及淀积于位于位 错阻挡掩模下方的衬底的至少一部分上方的晶格失配层。过生长层和 /或晶格失配层可包括第二半导体材料以及至少可部分地松弛。

此外，在又一方面，本发明提供一种形成于衬底上方的半导体器 件，包括源区、漏区及它们之间的沟道区域。衬底包括或者主要包括 例如硅的第一半导体材料。另外，位错阻挡掩模置于衬底上方。该掩 模具有延伸到衬底表面并由至少一个侧壁限定的开口。该器件还包括 形成于开口中的再生长区域。侧壁的至少一部分以与第一半导体材料 的选定结晶学方向成方向角的方式与表面相交，例如，与再生长层内 的线缺陷的传播方向成约45度。再生长层具有：靠近衬底表面放置 的第一部分，其中再生长区域中的线位错和/或诸如层错、孪晶界或者 反相畴界的其他位错缺陷基本结束；以及置于第一部分上方并具有形 成于其中的沟道区域的第二部分。再生长区域的第一部分包括第二半 导体材料，第二部分包括第三半导体材料。第二和第三半导体材料可 以是或者包括相同的材料。

在一个实施方式中，半导体衬底包括硅晶片、置于其上的绝缘层、 以及置于绝缘层上的应变半导体层。应变半导体层可包括硅或者锗。 此处所用术语“应变”包括单轴应变和双轴应变、以及拉伸和压缩应 变。在另一实施方式中，半导体衬底包括硅晶片、淀积于其上且成分 均匀的松弛的Si_1-xGe_x层(其中0＜x＜1)、以及淀积于松弛的Si_1-xGe_x层上的应变硅层。成分递变的Si_1-xGe_x层可以淀积于成分均匀的Si- _1-xGe_x松弛层和硅晶片之间。另外，可以在成分均匀的松弛Si_1-xGe_x层和硅晶片之间设置绝缘层。在又一实施方式中，至少部分地松弛的 晶格失配层设置于衬底的至少一部分与位错阻挡掩模之间。

第二半导体材料和/或第三半导体材料可以包括或者主要由II 族、III族、IV族、V族和/或VI族元素、和/或它们的组合构成，例 如锗、锗硅、砷化镓、氮化镓、砷化铟铝、砷化铟镓、磷化铟镓、锑 化铝、锑化铟铝、锑化铟和/或者磷化铟。在一些实施方式中，再生长 区域的第一部分可以包括硅锗，再生长区域的第二部分可以包括应变 锗层或者应变硅锗层。在其他实施方式中，再生长区域的第一部分可 包括磷化铟，再生长区域的第二部分可包括设置于砷化铟铝层上方的 砷化铟镓层。在其他实施方式中，再生长区域的第一部分可包括锑化 铟铝，再生长区域的第二部分可以包括锑化铟层。

在本发明的各种实施方式中，第一半导体材料的选定的结晶学方 向与再生长层中的线位错的至少一个传播方向一致。再生长区域内的 线位错结束于位于离开衬底表面预定距离处或者在其下方的位错阻 挡掩模中的开口的侧壁。位错阻挡掩模可包括电介质材料，例如二氧 化硅或者氮化硅。在具体实施方式中，位错阻挡掩模包括位于二氧化 硅层上方的氮化硅层。

在特定实施方式中，器件的源区和漏区外延淀积于位错阻挡掩模 的上方；例如，可表示在靠近再生长区域的位错阻挡掩模形成后外延 淀积于其上的结构。在这些实施方式的某些版本中，该结构包括在与 再生长区域的界面处形成肖特基结的第一材料。该结构还可进一步包 括第二材料，该第二次来可以是应变、非应变或者无定形的。可以在 再生长区域上方设置栅绝缘层，并且在某些实施方式中，在栅绝缘体 和再生长区域之间放置厚度从约5到约15的硅层。

一般而言，又一方面，本发明通过一种包括衬底和淀积于其上的 位错阻挡掩模的集成电路。该掩模具有延伸到衬底表面并由至少一个 侧壁限定的开口。衬底包括或者主要包括例如硅的第一半导体材料。 侧壁的至少一部分以与第一半导体材料的选定结晶学方向成方向角 的方式与衬底表面相交。集成电路还包括形成于开口内的再生长区 域。再生长区域具有靠近衬底表面放置的第一部分，再生长区域中的 线位错和/或诸如层错、孪晶界或者反相畴界的其他位错缺陷基本结束 于此。再生长层还有置于第一部分上方的第二部分。第一和第二部分 包括或者主要由不同或者相同的半导体材料构成。此外，p-晶体管 形成于半导体衬底的第一区域上方，n-晶体管形成于半导体衬底的 第二区域上方，每个晶体管具有穿过再生长区域的第二部分的沟道。 晶体管互连成为CMOS电路。

在又一实施方式中，本发明涉及一种形成非平面FET的方法。 该方法始于提供一种包括或者主要由如硅的第一半导体材料构成的 衬底。该方法还包括在衬底上方提供位错阻挡掩模以及在掩模中形成 延伸至衬底表面并由至少一个侧壁限定的开口的工序。该掩模具有置 于第二电介质层上方的第一电介质层。侧壁的至少一部分以与第一半 导体材料的选定结晶学方向成方向角的方式与衬底表面相交。该方法 还包括在开口中选择性地形成包含第二半导体材料的再生长区域。方 向角和/或镜像力导致再生长层中的线位错和/或诸如层错、孪晶界或 反相畴界的其他位错缺陷随离衬底表面距离的增加而密度降低。该方 法还包括选择性地去除第一电介质层的至少一部分以露出再生长区 域的至少一部分，从而形成半导体鳍状结构。在鳍状结构的至少一部 分上方设置栅电介质区。在栅绝缘区上方设置栅接触。源区和漏区可 形成于鳍状结构之中。再生长区域可平坦化，例如通过在选择性地去 除第一绝缘层的至少一部分之前进行化学机械抛光。

另外，在又一方面，本发明关注一种形成光电器件的方法。该方 法始于提供一种包括或者主要包括例如硅的第一半导体材料的衬底。 该方法还包括在衬底上方提供位错阻挡掩模以及在掩模中形成延伸 至衬底表面的开口的工序。该开口由至少一个侧壁限定。侧壁的至少 一部分以与第一半导体材料的选定结晶学方向成方向角的方式与衬 底表面相交。该方法还包括在开口中选择性地淀积包含或主要由第二 半导体材料构成的再生长区域的第一部分，同时在原地掺杂第二半导 体材料直至第一部分的厚度接近或者超过预定距离。方向角导致第一 部分中的线位错和/或诸如层错、孪晶界或反相畴界的其他位错缺陷在 离开衬底表面预定距离处或者其下方结束。该方法接着进行在达到选 定厚度以获得预定的入射光吸收水平的开口中选择性地淀积包含或 者主要包括第三半导体材料的再生长区域的第二部分；然后在第二部 分内形成掺杂区的工序。在各种实施方式中，该方法还包括：在提供 位错阻挡掩模之前在衬底中形成p型或者n型区域的工序。

附图说明

在附图中，相同的附图标记指各不同视图中的相同部分。同样， 附图不必按照比例给出，通常所强调的是发明原理的说明。在后述说 明中，结合以下附图对本发明的各种实施方式进行说明，其中：

图1A为根据本领域已知的“外延颈”技术的具有形成于其上的锗 层的硅衬底的截面侧视概要图。

图1B为用于说明图1A的半导体异质结构的XTEM图像。

图2A-2C为表示硅的三种晶向的概要图。

图3A-3B、4A-4E、和5A-5B为根据本发明的各种实施方式 的、用于阻挡其中的位错的不同的晶格失配半导体异质结构和结构的 概要图。

图6A-6H和7A-7C为根据本发明的各种实施方式的具有增大 的有源区域的晶格失配半导体异质结构的截面侧视概要图。

图8-10为根据本发明的各种实施方式的用于半导体器件的位错 阻挡技术的不同应用。

图11-12为根据本发明的具体实施方式集成于Si衬底内的Ge或 者III-V族光电检测器。

图13A-13C为根据本发明的另一实施方式的采用位错阻挡技术 的半导体异质结构。

具体实施方式

根据本发明的各种实施方式，本发明关注于具有基本上耗尽了的 线位错以及其他位错缺陷的上表面的有限面积区域的单片的晶格失 配的半导体异质结构的制造，以及基于这种晶格失配异质结构的半导 体器件的制造。

硅(Si)被认为是当前最普遍的电子工业用半导体。用于形成晶 片的硅的大部分是由单晶硅形成的。硅晶片被用作在其上形成CMOS 器件的衬底。硅晶片还指半导体衬底或者半导体晶片。但是尽管结合 硅晶片进行说明，在不偏离本发明主旨和范围的前提下，也可考虑使 用包括或者主要由其他半导体材料构成的衬底。

在晶体硅中，组成固体的原子按周期方式排列。如果该周期性排 列遍及整个固体，该物质被定义为由单晶体构成。如果该固体由大量 的单晶体区域构成，则固体被称为多晶材料。本领域技术人员容易理 解，晶体中原子的周期性排列被称为晶格。晶体晶格还包括代表整个 晶格并被称作单位晶胞的空间体积，单位晶胞规则地重复地遍及晶 体。例如硅具有金刚石立方体晶格结构，可表示为两个贯穿的面心立 方体晶格。这样，解析和形象化立方体晶格的简单性可以扩展至硅晶 体的特征化。在此处的说明中，将提及硅晶体中的不同平面，特别是 涉及平面(100)、(110)、和(111)。这些平面定义了硅原子平 面相对于主晶轴的方向。数值{xyz}被称为Miller指数，并由硅晶 面与主晶轴的相交点的倒易点所确定。这样图2A-2C给出了硅晶面的 三个方向。在图2A中，硅的晶面与x轴相交于1并且与y或者z轴 永不相交。因此，这种晶体硅的方向为(100)。类似地，图2B给出 了(110)晶体硅，图2C给出了(111)晶体硅。(111)和(100) 方向为两种主要的商业用途的晶片方向。特别是，对于任何给定的立 方晶体中的平面都有五个其他等价平面。这样，构成基本晶胞单元的 立方体的六面都视作(100)平面。符号{xyz}指所有六个等价(xyz) 平面。在所有说明中，将会提及晶体方向，特别是<100>、<110>和<111> 方向。这些被定义为相应平面的法线方向。<100>方向为(100)平面 的法线方向。符号<xyz>指所有六个等价方向。

如上所述，在本领域中需要一种通用而有效的、可以限制各种结 构失配材料系统中的衬底界面缺陷的制造半导体异质结构的方法。上 述的一种传统技术面向解决高失配淀积层中的线位错密度的控制问 题，称为“外延颈”，仅适用于具有较小的横向尺寸的器件。尤其是， 在现有技术中，金属氧化物半导体(“MOS”)晶体管通常制造在(100) 硅晶片上，其栅被取向使得电流平行于<110>方向流过。这样，对于 构造在(100)硅晶片之上、器件沟道方向与<110>方向一致的FET 器件，其沟道宽度和沟道长度都应该小于外延颈掩模的高度，以便晶 格失配的半导体层中的位错在两个方向上结束于掩模的侧壁。但是， 在现代CMOS电路中，MOSFET器件宽度经常大幅超过沟道长度， 沟道长度作为CMOS按比例缩小的结果经常很小。因此，在传统的 外延颈方法下，许多位错不能在沟道宽度方向结束于掩模的侧壁。

与现有最小化位错缺陷的方法相反，在本发明的各种实施方式 中，本发明致力于通过利用器件半导体层的更大的厚度和受限的横向 面积来制造具有基本上耗尽了位错缺陷的上部部分的有限面积区域 的方法解决已知技术的局限性。参照图3A-3B，提供包括或者主要包 括例如硅的第一半导体材料的衬底310。在衬底上放置位错阻挡掩模 320。该掩模具有延伸至衬底表面并由至少一个侧壁330限定的开口 325。在各种实施方式中，开口325一般为矩形。该位错阻挡掩模可 包括电介质材料，例如二氧化硅或者氮化硅。侧壁的至少一部分以与 第一半导体材料的选定结晶学方向成方向角α的方式与衬底表面相 交。此外，侧壁的至少一部分通常为垂直的，即以与衬底表面成80-120 度的方式放置，并且在特定实施方式中，大致垂直于衬底表面。

在开口中选择性地淀积包括第二半导体材料的再生长层340。在 一个实施方式中，第一半导体材料的选定的结晶学方向与再生长层中 的线位错的传播方向一致。在某些实施方式中，方向角范围为从约30 度到约60度，例如，与此结晶学方向成约45度。衬底表面可以具有 (100)、(110)、(111)结晶学方向。在某些实施方式中，选定 的结晶学方向与第一半导体材料的<110>结晶学方向大致一致。

在不同的实施方式中，第一半导体材料可以包括或者主要由硅或 者硅锗合金构成。第二半导体材料可以包括或者主要包括II族、III 族、IV族、V族和/或VI族元素和/或它们的组合，例如选自包括锗、 锗硅、砷化镓、锑化铝、锑化铟铝、锑化铟、砷化铟、磷化铟和氮化 镓的组。

再生长层可以通过在包括但不限于大气压CVD(APCVD)、低压 (或者减压)CVD(LPCVD)、超高真空CVD(UHVCVD)的任何适合 的外延淀积系统中的选择性外延生长、通过分子束外延(MBE)或者 原子层淀积(ALD)的方法而形成于开口中。在CVD工艺中，选择 性外延生长通常包括将源气体引入到室中。源气体可以包括至少一个 先驱气体和载体气体，例如氢气。通过例如RF加热的方法加热反应 室。根据再生长层的成分，反应室内的生长温度为约300℃到约 900℃。生长系统还可利用低能等离子体来提高层生长动力学。

外延生长系统可以是单晶片或者多晶片批量反应器。经常用于制 造应用中的大量外延的合适的CVD系统包括例如可从Santa Clara， CA的Applied Materials获得的EPI CENTURA单晶片多室系统，或 者可从荷兰Bilthoven的ASM International得到的EPSILON单晶片 外延反应器。

在某些实施方式中，再生长层，例如，包括Si和Ge，递变率在 大于5％Ge/μm到100％Ge/μm的范围内，优选在5％Ge/μm和 50％Ge/μm之间，成分递变到最终Ge含量在约10％到100％之间。 尽管递变层的整体递变率一般被定义为Ge含量的整体变化对整体层 厚的比率，递变层的一部分内的“局部递变率”可以不同于整体递变 率。例如包括递变从0％Ge到10％Ge的1μm区域(局部递变率为 10％Ge/μm)的递变层与包括递变从10％Ge到30％Ge的1μm区域 (局部递变率为20％Ge/μm)的递变层具有15％Ge/μm的整体递变 率。这样，再生长层可无需具有线性概图，但可以包含具有不同局部 递变率的较小区域。在各种实施方式中，递变的再生长层生在例如 600-1200℃下生长。更高的生长温度，例如超过900℃，对于提高生 长速度同时最小化线位错的晶核形成是优选的。见美国专利第 5,221，413号，此处通过参考完全包含于此。

在特定实施方式中，第一半导体材料为硅，第二半导体材料为锗。 在该实施方式中，再生长层中的线位错350沿<110>方向传播，并与 第一半导体材料表面成45度角。具有基本上为矩形的开口的位错掩 模置于衬底之上，使得开口侧壁以与<100>方向成45度的方式放置并 与<110>结晶学方向大致一致。如此开口方向的结果是，位错将到达 并终结于位于离开衬底表面预定距离H处或者在其下方的位错阻挡 掩模中的开口的侧壁，使得再生长层中的线位错密度随离开衬底表面 距离的增加而降低。因此，再生长层的上部的线位错基本上被耗尽， 从而可以形成具有宽度增加了的沟道的半导体器件。

在本发明的该实施方式和其他实施方式的某些版本中，位错阻挡 掩模中的开口的侧壁具有至少等于离开衬底表面的预定距离H的高 度。在这些实施方式中，开口大致为矩形并具有预定宽度W，W小 于开口长度L。例如，开口宽度W可以小于500nm，开口长度L可 以超过W和H的每一个。在这些实施方式的某些版本中，衬底主要 包括硅并具有(100)结晶学方向，方向角为与再生长层中的位错的 传播方向成约45度，预定距离H至少为W√2.在其他版本中，衬底主 要由硅构成并具有(110)结晶学方向，方向角为约45度，预定距离 H至少为W√6/3。在另外的其他版本中，衬底主要包含硅并具有(111) 结晶学方向，方向角为约45度，预定距离H为至少2W。

在本发明的各种实施方式中，位错阻挡通过上述掩模的几何尺寸 和方向、并且因将位错吸引至垂直表面的“镜像力”而得到提高，这将 在以下详细解释。在许多实施方式中，单是镜像力就足以使得再生长 层的上部部分的线位错和其他位错缺陷基本上耗尽。

本领域技术人员容易认识到，靠近表面的位错会受到通常在晶体 中不会遇到的力的作用，并且尤其是，该位错会被吸引向自由表面， 因为那里的材料更适合而且位错能较低。见Hull & Bacon， Introduction to Dislocations，4^th edition，Steel Times(2001)。镜像 力由所生长的半导体材料的特性以及给定位错和自由表面之间的距 离决定。这样，即便当位错的方向对侧壁处的捕获无帮助时，以上讨 论的方法仍然在某些尺寸下有效，原因在于晶界力将位错拉向自由表 面以减小晶体的弹性能量。在数学上，这些力增长是因为应变力的表 达式中的晶界条件要求垂直表面的应变分量在该表面上为零。这样， 边缘位错上的每单位的位错长度对垂直侧壁的力，可以表示为公式：

$F1=\frac{{\mathrm{Gb}}^2}{4\mathrm{\pi d}(1-v)}$

其中F1＝镜像力

G＝剪切模量

d＝距离自由表面的距离

b＝伯格斯矢量

v＝泊松比

参考图4A-4B，此处用术语“60°位错”指伯格斯矢量和位错线的 夹角为60°的位错。这些位错一般形成于金刚石-立方体或者闪锌矿 晶格失配系统，其中应变力较低(例如＜2％)。当在线上缺少力(可 来自其他附近位错或者来自附近自由表面)时，位错从衬底表面以沿 <110>方向成45°角出现。但是从上方看(垂直于表面)时，它们表现 为位于<100>方向。

实验上，对于硅上锗的情况(4％失配)，约300nm的SiO₂侧 壁内的位错被捕获。这可以理解为因镜像力的影响。这些位错和侧壁 的角度范围为约45至55°。

Ge的相关的材料常数为：

G＝4.1e11dyne/cm2

v＝0.26

b＝3.99

基于以上公式和实验观察，硅上锗中的d≤300nm位错被弯向 SiO₂侧壁，向自由表面弯曲立方体半导体晶体中的位错所需要的力约 为2.3dyne/cm。这样，其他材料的距离自由表面的距离d可以基于其 已知的G、v和b进行具有一定精度的估算。例如，通过这些计算：

对于GaAs，d＝258nm

对于InP，d＝205nm

对于AlSb，d＝210nm

对于InSb，d＝164nm

参考图4C，对于完全捕获，孔或者沟槽的横向尺寸W最好小于 或者等于约2＊d，而优选垂直尺寸h为至少约d，其中d通过上面被 计算。这些标准有望基本上不依赖于侧壁和衬底表面的晶界方向。这 样，在本发明的各种实施方式中，通过采用具有延长的开口的位错阻 挡掩模捕获再生长层的下部中的位错，上述延长的开口，比如沟槽， 具有按照以上讨论计算的宽度且方向与再生长层中的位错传播方向 无关。

此外，如图4D中所示并用于此处的术语“90°位错”指伯格斯矢 量和位错线的夹角为90°的位错。这些位错主要形成于应变力较高(例 如＞2％)的失配系统内。当在线上缺少力(可来自其他附近位错或者 来自附近自由表面)时，位错从衬底表面以沿<100>方向成90°角出现。 这样，可以通过使用具有斜向而非垂直侧壁的位错阻挡掩模最优地捕 获这些位错，如图4E所示。

以下总结了用于捕获各种金刚石-立方体或者闪锌矿半导体异 质结构中的位错的机制：

1、低失配，低镜像力

-60°位错为主

-丛集线位于<110>方向，以45°从表面出现

-捕获位错的优选方法依赖于侧壁的适当方向和开口的适当尺 寸，如以上结合图3A-3B所述；

2、低失配，高镜像力

-60°位错为主

-位错线向自由的、大致垂直的表面弯曲

-捕获位错的一下方法已结合图4A-4C在上面说明；

3、高失配，高镜像力

-90°位错为主

-位错线向自由的、大致垂直的表面弯曲

-捕获位错的优选方法已结合图4A-4C在上面说明；

4、高失配，低镜像力

-90°位错为主

-位错线位于<100>方向，以90°从表面出现

-捕获位错的优选方法已结合图4D-4E在说明说明

六边形半导体，例如III族-氮化物(III-N)材料，非常适合大 功率高速度电子以及发光应用。对于诸如硅上III族-氮化物的六边形 半导体的外延，(111)平面通常优选位于(100)上方。这是因为Si 的(111)表面为六边形(即使硅为立方体晶体)。这产生了比立方 体(100)面更好的用于六边形晶体生长的模板。但是，如上所述， 上述的外延颈方法在这些应用中的效果较差，原因是由于这些材料中 的线位错与更常使用的诸如硅、锗、砷化镓的立方体半导体相比具有 相对于衬底的不同的方向，所以置于晶格失配的Si(111)衬底上方 的六边形半导体中的线位错不能由垂直侧壁有效限定。例如，如上述 结合图4E所述，对于衬底的某些表面方向和晶格失配再生长区域的 晶体结构，位错缺陷趋向于垂直于衬底传播，这会不利于通过位错阻 挡掩模的垂直侧壁进行捕获。这是当氮化镓生长于硅表面(100)上 时的情形。在此情形下，在某些实施方式中，开口的侧壁的角度可相 对衬底倾斜，如图4E所示，使得垂直传播的缺陷与成角度的侧壁相 交。

在其他实施方式中，暴露于开口中的下层衬底的表面自身以可限 定位错缺陷的方式设置。参照图5A，在位错阻挡掩模置于硅(100) 衬底上方且贯穿地限定了开口之后，对从种子窗口底部暴露的衬底部 分进行刻蚀以露出(111)表面，例如，对硅的结晶学平面(111)有 选择性地施加KOH溶液。然后在衬底上方的开口中淀积晶格失配的 半导体材料，并继续进行外延淀积，使得异质结构区域生长于开口中 放置的材料上方，并在掩模上方横向延伸。由于下层表面的结构，异 质外延区域中的线位错方向与衬底表面成约45°，便于由掩模的垂直 侧壁捕捉位错，如图5B所示。然后，如果期望小面积的半导体材料 用于器件有源区域，从各开口延伸的异质外延生长区域可被平坦化 (例如通过CMP)，以与相邻的绝缘体区域共面。或者，如果期望 大面积，可进行生长直至邻近区域连成一体，随后可选地进行所产生 结构的平坦化。在后一种情形下，由于六边形半导体的横向生长速度 比起采用各种已知方法的垂直于表面的生长速度显著提高，这些半导 体材料提供了生长于(100)表面的立方体半导体所不可获得的工艺 灵活性。特别是，这些材料的不同生长速度允许宽间距的种子沟槽， 例如，如果不能基本上去除外延生长锋面(front)接合时已知要形成 的缺陷，间距可以为沟槽的五倍或者更大，比近距离的种子沟槽有实 质上的优点。

图6A-6F为根据本发明的各种实施方式的具有增大的表面面积 的晶格失配的半导体异质结构的截面侧视概要图。特别是，与上述参 照图3A-3B所述的实施方式相比，基本上耗尽了线位错的晶格失配的 异质结构的上部部分的面积得到增加，以下将详细讨论。例如，在某 些实施方式中，位错阻挡掩模中的开口具有可变的宽度，以下将详细 说明。在其他版本中，位错阻挡掩模中的开口的侧壁包括靠近衬底表 面放置的第一部分、以及置于第一部分之上的第二部分。第一部分的 高度可以至少等于离开衬底表面的预定距离H，其中线位错终结于位 于距离H处或者在其下方的位错阻挡掩模中的开口的侧壁。在这些实 施方式的某些版本中，侧壁的第一部分可以大致平行于第二部分。同 样，在某些版本中，侧壁的第二部分向外伸展。

在下述的许多实施方式中，衬底510包括或者主要包括硅。再生 长层包括或者主要包括II族、III族、IV族、V族和/或VI族元素、 和/或它们的组合中的一种的半导体材料，例如选自包括锗、锗硅、砷 化镓、锑化铝、锑化铟铝、锑化铟、砷化铟、磷化铟和氮化镓的组。 其中具有开口的位错阻挡掩模520置于衬底之上。位错阻挡掩模可以 包括电介质材料，例如二氧化硅或者氮化硅。侧壁的至少一部分以与 第一半导体材料的选定结晶学方向成方向角α的方式与衬底表面相 交。在开口中淀积包括第二半导体材料的再生长层540。在各种实施 方式中，第一半导体材料的选定的晶体学方向与再生长层中的线位错 的传播方向一致。在各种实施方式中，方向角的范围从约30度到约 60度，例如约45度。如上所述，在本发明的许多实施方式中，通过 上述掩模的几何形状和方向和/或镜像力提高了对位错的阻挡。

参照图6A，在一个实施方式中，通过在衬底上方淀积具有厚度 h1的第一低温氧化层521来形成位错阻挡掩模。厚度h1被选定为至 少等于离开衬底表面的距离，在此处线位错(和/或诸如层错、孪晶界 或者反相畴界的位错缺陷)终结于位错阻挡掩模中的开口的侧壁，此 前已讨论。利用传统掩模/刻蚀技术在层521中形成具有直径的d1的 第一开口或者具有宽度w1的第一沟槽，宽度w1和直径d1小于厚度 h1。在剥离掩模后，在层521上方淀积具有厚度h2的第二低温氧化 层522。然后，用传统掩模/刻蚀技术在层522中形成具有直径d2的 第二开口或者具有宽度w2的第二沟槽，w1＜w2(或者d1＜d2)。在 掩模剥离后，根据通过参考包含于此的Langdo等的美国专利公开第 2004/0045499A号公开的任何技术，通过选择性外延在第一或者第二 开口中或者第一和第二沟槽中淀积第二半导体材料的再生长层。如上 所讨论的，在淀积后，线位错和/或其他位错缺陷终结于第一开口中(或 者第一沟槽中)位于厚度h1处或者其下方。结果，得到基本上耗尽 了线位错的具有厚度h2的再生长层部分，其上表面大于如上参照图 3A-3B所述的实施方式。

参照图6B，在另一实施方式中，包括第二半导体材料的过生长 层555淀积于再生长层540和邻接再生长层的位错阻挡掩模的一部分 之上。过生长层的至少一部分可以作为非晶体(即无定形)材料淀积 并随后通过例如以高于淀积温度的温度退火工序而结晶化。这样，在 该实施方式中，过生长层的结晶化用于在再生长层上方的过生长区域 中产生晶体材料。图6B的箭头指示从位错阻挡掩模内的开口向外延 伸的结晶区域，至少可形成再生长层555的一部分的无定形材料被结 晶化。

参照图6C，在又一实施方式中，在位错阻挡掩模的开口中淀积 再生长层之后，进行增大有用表面面积的横向外延淀积工序。还可以 利用与(110)或者(111)表面相比更高对(100)表面的典型生长 速率来增加这些实施方式中的横向过生长。例如，过生长区域可用作 通常比沟道材料具有较不苛刻的材料质量要求的源/漏区。

参照图6D，在又一实施方式中，通过逐渐增大再生长区域尺寸 来增加再生长层540的有用的上部区域。类似于上述参照图6A所述 的实施方式，位错阻挡掩模包括两个层——具有厚度h1的第一层和 具有厚度h2的第二层。厚度h1被选择为至少等于离开衬底表面的距 离，在此线位错和/或诸如层错、孪晶界或者反相畴界的其他位错缺陷 终结于位错阻挡掩模中的开口的侧壁，如此前所讨论的。即，通过传 统掩模/刻蚀技术在层521内形成具有直径d1的第一开口或者具有宽 度w1的第一沟槽，宽度w1和直径d1均小于厚度h1。在剥离掩模后， 在层521上方淀积具有厚度h2的第二低温氧化层522。然后，通过传 统掩模/刻蚀技术在层522内形成具有直径d2的第二开口或者具有宽 度w2的第二沟槽，其中w1＜w2(或者d1＜d2)。但是，与图6A中 所示实施方式相反，第二沟槽的宽度w2逐渐增大，使得沟槽的侧壁、 即层522中的开口逐渐向外展开。该效果可以通过如传统掩模/刻蚀技 术获得，其中以掩模材料在刻蚀工艺过程中横向腐蚀为目的来选择刻 蚀剂和掩模材料，从而逐渐露出下方更多的位错阻挡掩模，在位错阻 挡掩模中产生向外展开的开口。例如，掩模材料可以为传统的光刻胶， 刻蚀剂可以为CF₄和H₂气体的混合物，用于传统的RIE系统。在掩 模被剥离后，通过选择性外延在层521、522限定的开口内淀积第二 半导体材料的再生长层。如前所讨论的，在淀积后，线位错(和/或诸 如层错、孪晶界或者反相畴界的其他位错缺陷)终结于位于厚度h1 处或者其下方的第一开口(或第一沟槽)中。这样，在本实施方式中， 位错终结于位于厚度h1处或者其下方的再生长区域的第一部分，此 后再生长层逐渐变大，以允许用于大器件制造的具有大表面面积的高 质量外延生长。

参照图6E，在如上所述的结合图6D的实施方式的替代版本中， 可以仅利用一个光刻工序形成具有侧壁向外倾斜的开口的位错阻挡 掩模，即底部比上部窄的结构，然后进行间隔物的淀积和刻蚀。该技 术通常较为经济并可以克服光刻-刻蚀方法固有的光刻对准问题或 者光刻最小特征尺寸限制。间隔物可由与绝缘体层相同或者不同的材 料形成。无论那种情形，都在产生开口或者沟槽之后进行选择性外延 生长。

图6F-6H给出了进一步增大表面面积的技术。参照图6F(同样 也参照图6B)，在一个实施方式中，利用氮化硅代替二氧化硅作为 用于限定两个开口535的位错阻挡掩模520的电介质材料。在开口中 外延生长再生长区域540后，在其上淀积过生长区域560。利用氮化 硅有利于将具有很少缺陷的位错阻挡掩模层520的表面上的两个过生 长区域合并，产生更大的表面面积。参照图6G，在图6F的实施方式 的一个具体版本中，在衬底510上形成位错阻挡掩模520之前，在衬 底510之上淀积第二半导体材料层570，从而在位错阻挡掩模上部将 再生长区域540与预先限定的晶格间隔合并。再生长区域内的该晶格 间隔跟随着层570的晶格间隔，这样在两个外延结构合并时具有较小 的晶格不一致。参照图6H，在图6F的实施方式的又一版本中，位错 阻挡掩模限定两个或者更多近距离间隔的向外扩展的开口，使得掩模 的水平上表面最小化，或者在特定实现中被取消。在该版本中，经常 更容易出现缺陷的横向过生长区域可以忽略或者总体上不出现，从而 提高所产生的合并的过生长区域的质量。

另外，参照图7A-7C，在一些实施方式中，本发明集中于采用自 装配的位错阻挡掩模，通过外延颈和ELO技术的组合在异质结构区 域内产生大的有源区域。特别是，可以通过自组装技术形成限定了贯 穿其中的孔阵列的电介质层，从而避免了传统的耗时的光刻和刻蚀方 法。作为如何在硅衬底上产生自组装的绝缘层中的垂直的孔阵列的例 子，参见Wenchong Hu等的文章“Growth of well-aligned carbon nanotube arrays on silicon substrate using porous alumina film as a nanotemplate”，Applied Physics Letters，Vol.79，No.19(2001)，并通 过参考包含于此，其中描述了铝的阳极氧化物如何可以用于产生类似 图7A-7B所示的自装配的垂直开口阵列，其中绝缘体为氧化铝 (Al₂O₃)。但是，Hu等说明的工艺在每个开口的底部留下了小的氧 化铝残留层。为了去除该残留层，可以进行各向异性干法刻蚀(垂直 于晶片表面的刻蚀比平行于晶片表面的刻蚀速率更快)，将作为随后 的外延颈“种子”的硅露出。然后，在开口内外选择性生长异质外延区 域，至少到产生的过生长区域愈合为止。根据开口的横向尺寸、失配 程度以及侧壁氧化物的硬度，异质外延“柱”的塑性或者弹性松弛起主 导作用。然后通过如CMP将产生的异质外延层平坦化(图7C)，基 本上耗尽了线位错和/或其他位错缺陷的有源区域被用于器件制造。

图8-10给出了根据本发明的各种实施方式的用于CMOS器件制 造的位错阻挡技术的各种应用。图8给出了根据本发明制造的配置于 再生长或者过生长区域的上方的各种器件结构，例如包括Ge、 InGaAs、应变Ge/SiGe和其他材料的MOSFET器件、或者如包含 InGaAs的HEMT器件。起始衬底可以为Si衬底或者SOI/SSOI衬底。 在一例中，n-FET和p-FET数字器件制造于SSOI衬底上，而在生长 于硅衬底上方的Ge区域上利用上述方法制造RF/模拟器件。通过将 高级材料集成在Si衬底内，电子和空穴迁移率可以显著提高。为了避 免这种FET器件上的位错缺陷的有害效应，沟道、源、漏区应该限 定于基本上没有缺陷的再生长或者过生长材料的上部区域。如前所详 细讨论的，通过掩模的几何尺寸和方向和/或镜像力提高了对线位错和 其他缺陷的阻挡。在许多实施方式中，单是镜像力就足以使得再生长 或者过生长材料的上方区域中的线位错和其他位错缺陷基本上耗尽。

此外，还是参照图8，能抑制结漏电的宽能隙材料(例如AlSb) 可以用于初始生长，接下来将具有高电子迁移率的材料用于FET沟 道(例如InAs)。在本实施方式中，优选地，两种半导体材料具有近 似的晶格常数，以减少在其间的界面处形成位错的可能性。还是在该 实施方式中，可以在宽能隙材料的生长之后进行平坦化工序，使得其 表面与位错阻挡掩模的上部基本上平坦；随后可以生长高迁移率材料 的薄层以容纳MOS沟道。优选地，FET结的底部置于宽能隙区域中 以抑制结漏电。

图9给出了根据本发明的各种实施方式的位错阻挡技术在 CMOS中的另一应用。本方法允许Ge/III-V颈技术应用于较大的 CMOS器件中。当将位错阻挡技术应用于图8的实施方式中CMOS 器件时，器件有源区的长度L_active应该足够小以满足前面讨论过的长 宽比例要求。但是也包括源/漏长度的L_active远大于器件沟道长度L_g。 图9中所示的实施方式仅处理在窄沟道区域生长Ge或者GaAs的情 形；然后分别淀积源/漏材料。该方法允许将Ge或者GaAs生长技术 应用于更大的器件，例如，90nm节点CMOS器件而非22nm节点器 件。这种仅对沟道的Ge/III-V位错阻挡方法还可以与其他期望的源/ 漏工程技术组合，例如抬高的源/漏技术，肖特基源/漏方法、或者在 源/漏区使用不同于沟道区中的材料以优化源/漏的杂质/电导率。类“绝 缘体上”源/漏结构还减小了结电容。适当淀积源/漏材料还可以产生沟 道区域内的局部化应变以达到提高迁移率的目的。如上所讨论的方法 仅可用于预定义的小沟道区域。源/漏区中的外延淀积可以有缺陷，但 是只要位错结束于窄沟道区域的侧壁上，源/漏中的缺陷密度是可接受 的。

除传统的平面MOSFET外，本发明的位错阻挡技术也可用于制 造非平面FET。如上所述，对线位错和其他缺陷的阻挡通过掩模的几 何形状和方向和/或镜像力得到提高。在许多实施方式中，单镜像力就 足以使得再生长或者过生长材料的上部区域的线位错和其他位错缺 陷基本上耗尽。图10A和10B给出了很好利用了晶格失配材料的垂直 形状的体连接的鳍状FET或者三栅晶体管结构。一个示例方法包括： 淀积或者生长氧化层，然后淀积氮化物层，掩模及刻蚀宽度w＜0.5h 的沟槽；(沟槽方向可以为<110>方向，使得所有沿<110>方向的线位 错(与第一半导体材料的表面成45度角)将在高度h以内与侧壁相 交)；在沟槽内选择性生长Ge或者III-V；化学机械抛光以去除沟槽 外的选择性生长部分；选择性地去除氮化物，产生鳍状结构；然后在 鳍状结构周围生长和/或淀积绝缘体材料；然后淀积、掩模以及刻蚀栅 电极并离子注入产生源/漏区。第二示例方法包括淀积或者生长氧化 层；掩模和刻蚀宽度w＜0.5h的沟槽；在沟槽内选择性地生长Ge或者 III-V；化学机械抛光以去除沟槽外的选择性生长部分；选择性地去除 氧化物的一部分，产生鳍状结构；然后在鳍状结构周围生长和/或淀积 绝缘体材料；然后淀积、掩模以及刻蚀栅电极并离子注入产生源/漏区 域。

除了FET器件之外，本发明的位错阻挡技术还可用于制造其他 类型的器件，例如光学器件。参照图11-12，在一些实施方式中，利 用这些技术将Ge或者III-V光电检测器集成在硅衬底中。在如图11 所示的示例实施方式中，在Si衬底上注入下部接触以形成p+型区域； 淀积低温氧化物；穿过低温氧化物层地刻蚀开口或者沟槽以到达Si 衬底；在开口或者沟槽内利用原地掺杂选择性地生长Ge或者III-V 材料直至超过缺陷区域(p型)。此外，继续外延生长直至厚度足以 达到对入射光的期望水平的吸收，然后注入顶层以形成n型区域。在 另一结构中，光来自侧面(例如来自面内波导)而不是上方，如图12 所示。这允许光检测出现在与晶片表面同面的平面内，且还允许生长 厚度不依赖于吸收深度。

在上述的各种实施方式中，位错阻挡沿垂直方向进行。图13A 给出了位错阻挡可沿横向，例如从源区或者漏区，进行的另一实施方 式。因此，器件可以为SOI结构。在一个实施方式中，可以在栅的下 方生长位错阻挡之前，首先利用沟道置换型工艺形成栅氧化物和栅叠 层。该方法关注于自对准问题和任何表面粗糙度问题。

图13B给出了允许结束大尺寸外延区域的位错的另一方法。该 方法包括两个外延生长工序，采用了不同的生长方向，其结果是一个 方向上的位错在第一外延生长过程中结束于侧壁，而具有大器件尺寸 的另一方向上的位错会在外延生长改变方向时结束于侧壁之上。

传统的Ge/III-V颈技术在垂直方向上形成晶体材料。因此，当 在该晶体上构建平面MOS或者鳍状FET型器件时，该器件通常为体 类型或者体连接，而不是“绝缘体上”结构。Ge或者GaAs FET的体 类型会呈现大的结漏电流以及较差的短沟道效应控制。解决方法之一 为垂直构建器件代替平行于水平平面的方式。图13C给出了这种结构 的一个实施方式：垂直沟道FET，包含垂直FET所具有的优点，例 如SCE控制、良好的可缩放性等。另一方法为在选择性淀积第二半 导体材料的过程中外延生长与第二半导体材料层晶格匹配的氧化物 层。其结果，在位于再生长区域中随后用于器件制造的一部分下方具 有氧化物层，这在Currie提出的共同未决的美国专利申请第 11/000,566号中详细讨论，通过参考包含于此。

包含此处公开的内容的其他实施方式可以在不偏离本发明必要 特征之主旨或者其范围的前提下使用。因此前述实施方式在所有方面 仅视为此处所述发明的说明性内容的而非限制性内容。因此，本发明 的范围仅受到所附权利要求的限定。