具有电荷俘获层的非易失性存储器件及其制造方法

摘要

本发明提供了一种非易失性存储器件，包括：基板；在基板上方的隧道层；在隧道层上方的电荷俘获层，包括氮化物层和氮化硅硼层；在电荷俘获层上方的阻隔层；和布置在阻隔层上的控制栅电极。此外，还提供了一种非易失性存储器件，包括：基板；在基板上方的隧道层；在隧道层上方的电荷俘获层，包括第一氮化物层、氮化硅硼层和第二氮化物层；在电荷俘获层上方的阻隔层；和布置在阻隔层上的控制栅电极。本发明还涉及非易失性存储器件的制造方法。

说明书

技术领域

本发明涉及一种非易失性存储器件，更特别地，涉及一种具有改进的擦除特性的具有电荷俘获层的非易失性存储器件以及该非易失性存储器件的制造方法。

背景技术

通常用于存储数据的半导体存储器件按易失性或非易失性存储器件分类。当终止电力供应时，易失性存储器件失去了存储的数据，但非易失性存储器件保留了存储的数据。因此，非易失性存储器件广泛应用于例如便携式电话、用于储存音乐和/或图像数据的存储卡和其他器件，其放置在例如非连续电供应、间歇的电中断或低电消耗需要的不利的电力环境下。

这种非易失性存储器件的单元晶体管具有堆叠的浮置栅极结构。堆叠的浮置栅极结构包括顺序堆叠在单元晶体管的沟道区域上的栅极绝缘层、浮置栅电极、栅极间绝缘层和控制栅电极。然而，由于在集成水平方面的改进引发的冲突，堆叠的浮置栅极结构在提高存储器件的集成水平方面有局限性。因此，对具有电荷俘获层的非易失性存储器件的兴趣已经增长。

具有电荷俘获层的非易失性存储器件包括具有位于其中的沟道区域的基板、隧道层、电荷俘获层、阻隔层和控制栅电极，它们按此顺序堆叠。这个结构也称为“硅-氧化物-氮化物-氧化物-硅(SONOS)结构”或“金属-氧化物-氮化物-氧化物-硅(MONOS)结构”。

图1为说明具有常规电荷俘获层的非易失性存储器件的横截面图。参考图1，隧道绝缘层110作为隧道层布置在半导体基板100上，例如硅基板。一对杂质区域102(例如，源极/漏极区域)布置在半导体基板100中。杂质区域102彼此分离的放置。沟道区域104布置在杂质区域102之间。隧道绝缘层110布置在沟道区域104上。氮化硅层120作为电荷俘获层布置在隧道绝缘层110上。阻隔绝缘层130作为阻隔层布置在氮化硅层120上。控制栅电极140布置在阻隔绝缘层130上。

下面详细描述具有这种结构的非易失性存储器件的运行过程。首先，控制栅电极140被充上正电且向杂质区域102施加预定的偏压。结果，将热电子从基板100俘获到作为电荷俘获层的氮化硅层120的俘获点中。这种现象就是用于在每个存储单元中写入信息的操作或用于编程存储单元的操作。相似的，控制栅电极140被充上负电且向杂质区域102施加预定的偏压。结果，将空穴从基板100俘获到作为电荷俘获层的氮化硅层120的俘获点中。然后，被俘获的空穴与出现在俘获点的电子复合。这种现象就是用于擦除被编程的存储单元的操作。

具有常规电荷俘获层的非易失性存储器件具有擦除速度低的缺点。更特别地，在编程具有该结构的非易失性存储器件时，电子被俘获到距离氮化硅层120的导带相对远的深俘获边。因此，需要相对高的电压来擦除器件。在施加高电压到控制栅电极140用于擦除的情况下，将发生反向隧穿，出现在控制栅电极140中的电子通过了阻隔绝缘层130。因此，发生了不需要地编程单元，进而出现错误，例如临界电压提高了。

为了防止电子反向隧穿到控制栅电极140中，已有建议在非易失性存储器件中采用一种使用高介电(高-k)材料例如氧化铝(Al₂O₃)作阻隔绝缘层130的结构，和采用足够大功函数的金属栅极作控制栅电极140。这种结构也被称为“金属-氧化铝-氮化物-氧化物-硅(MANOS)结构”。该结构防止反向隧穿，但是由于电荷俘获层的低俘获密度不能确保理想的擦除速度，并且甚至在擦除操作后在实现足够低的临界电压方面该结构存在局限性。

发明内容

在一实施例中，本发明提供了一种非易失性存储器件，包括：基板；在基板上方的隧道层；在隧道层上方的电荷俘获层，包括氮化物层和氮化硅硼层；在电荷俘获层上方的阻隔层；和布置在阻隔层上的控制栅电极。

在另一实施例中，本发明提供了一种非易失性存储器件，包括：基板；在基板上方的隧道层；在隧道层上方的电荷俘获层，包括第一氮化物层、氮化硅硼层和第二氮化物层；在电荷俘获层上方的阻隔层；和布置在阻隔层上的控制栅电极。

在另一实施例中，本发明提供了一种非易失性存储器件的制造方法，包括如下步骤：在基板上方形成隧道层；在隧道层上方形成氮化物层；在氮化物层上方形成氮化硅硼层；在氮化硅硼层上方形成阻隔层；和在阻隔层上方形成控制栅电极。

在又一实施例中，本发明提供了一种非易失性存储器件的制造方法，包括如下步骤：在基板上方形成隧道层；在隧道层上方形成第一氮化物层；在第一氮化物层上方形成氮化硅硼层；在氮化硅硼层上方形成第二氮化物层；在第二氮化物层上方形成阻隔层；和在阻隔层上方形成控制栅电极。

附图说明

图1为说明具有常规电荷俘获层的非易失性存储器件的横截面图。

图2为说明根据本发明一个实施例的具有电荷俘获层的非易失性存储器件的横截面图。

图3为说明根据本发明另一实施例的具有电荷俘获层的非易失性存储器件的横截面图。

图4至6为说明根据本发明的具有电荷俘获层的非易失性存储器件的制造方法的横截面图。

具体实施方式

现将参考下面的例子和附图在其后更加详细地解释本发明。然而，提供这些例子是为了说明的效果而不旨在限制本发明的范围。

图2为说明根据本发明一个实施例的具有电荷俘获层的非易失性存储器件的横截面图。参考图2，非易失性存储器件包括隧道层210、电荷俘获层220、阻隔层230和控制栅电极240顺序布置在基板200上。电荷俘获层220包括或由依次堆叠的氮化物层221和氮化硅硼(SiBN)层222组成。基板200包括一对通过沟道区域204彼此分离开的杂质区域202。基板200可为硅基板或绝缘体上硅(SOI)。杂质区域202为常规源极/漏极区域。

隧道层210为绝缘层。在预定的条件下，电荷载流子例如电子或空穴能通过隧道层210注入到电荷俘获层220中。隧道层210优选地由氧化硅(SiO₂)形成。隧道层210的厚度优选地为约20至60。当隧道层210厚度非常小时，由于电荷载流子的反复隧穿而劣化，导致存储器件的稳定性退化。另一方面，当隧道层210的厚度非常大时，电荷载流子的隧穿不能顺利地实现。

电荷俘获层220用来俘获通过隧道层210引入的电子或空穴。电荷俘获层220为包括或由依次沉积的氮化物层221和氮化硅硼(SiBN)层222组成的双层。氮化物层221防止硼(B)从氮化硅硼(SiBN)层222扩散到隧道层210。此外，氮化物层221弥补了由高俘获密度的氮化硅硼(SiBN)层222的导电性引起的保留特性的退化。为实现这些功能，氮化物层221优选地为化学计量氮化硅(Si₃N₄)层，或氮氧化硅(silicon oxide nitride，SiON)层。氮氧化硅(silicon oxide nitride，SiON)层表现出更高的俘获能力，因而当与化学计量氮化硅(Si₃N₄)比较时，其提供了改进的保留特性。

电荷俘获层220优选的厚度为约60至180。氮化物层221优选的厚度约为20至60。氮化硅硼层222优选的厚度约为40至120。包含在氮化硅硼层222中的硼(B)作为其中的杂质。结果，与常规氮化物层(例如，氮化硅层)比较，氮化硅硼层222具有高俘获密度。硼(B)的浓度越高，俘获密度就越高。然而，在包含在氮化硅硼层222中的硼(B)浓度非常高的情况下，氮化硅硼层222的总可靠性会下降。因此，氮化硅硼层222中的硼(B)浓度优选地调节到约1wt.％至30wt.％。

阻隔层230为绝缘层，用于阻挡电荷俘获层220和控制栅电极240之间的电荷迁移。阻隔层230包括优选地由化学气相沉积(CVD)沉积的氧化硅(SiO₂)层、或氧化铝(Al₂O₃)层。可选地，阻隔层230包括高介电绝缘层，例如氧化铪(HfO₂)层、氧化铪铝(HfAlO)层、氧化锆(ZrO₂)层或它们的组合。当氧化铝(Al₂O₃)层用作阻隔层230时，氧化铝(Al₂O₃)层优选的厚度为50至300。

当向控制栅电极240施加预定的电压时，控制栅电极240允许电子或空穴由基板200中的沟道区域204俘获到电荷俘获层220的俘获点中。控制栅电极240优选地为多晶硅层或金属层。当控制栅电极240为多晶硅层时，其优选地具有硅-氧化物-氮化物-氧化物-硅(SONOS)结构。另一方面，当控制栅电极240为金属层时，其优选地具有金属-氧化物-氮化物-氧化物-硅(MONOS)结构。此外，在控制栅电极240和阻隔层230分别为金属层和氧化铝(Al₂O₃)层的情况下，它们优选地具有金属-氧化铝-氮化物-氧化物-硅(MANOS)结构。多晶硅层优选地掺入n型杂质。当金属层用作控制栅电极240以形成MONOS或MANOS结构时，金属层优选地具有约4.5eV或更高的功函数。适当的金属层的例子包括氮化钛(TiN)层、氮化钽(TaN)层、氮化铪(HfN)层、氮化钨(WN)层和它们的组合。为降低控制栅极线的电阻，低电阻层(未显示)可布置在控制栅电极240上。低电阻层依赖控制栅电极240所用的材料而改变，其由控制栅电极240和低电阻层之间的界面上的反应性决定。

图.3为说明根据本发明另一实施例的具有电荷俘获层的非易失性存储器件的横截面图。参考图3，非易失性存储器件包括隧道层310、电荷俘获层320、阻隔层330和控制栅电极340依次沉积在基板300上。电荷俘获层320优选地包括或由如图所示依次沉积的第一氮化物层321、氮化硅硼(SiBN)层322和第二氮化物层323组成。基板300包括一对通过沟道区域304彼此分离的杂质区域302。

电荷俘获层330为三层，包括或由如图所示依次沉积的第一氮化物层321、氮化硅硼(SiBN)层322和第二氮化物层323组成。第一氮化物层321防止硼(B)由氮化硅硼(SiBN)层322扩散到隧道层310。此外，第二氮化物层323防止硼(B)由氮化硅硼(SiBN)层322扩散到阻隔层330。第一和第二氮化物层321和322弥补了由高俘获密度氮化硅硼(SiBN)层322的导电性引起的保留特性的退化。第一氮化物层321优选地为化学计量氮化硅(Si₃N₄)层或氮氧化硅(SiON)层。当与化学计量氮化硅(Si₃N₄)层比较时，氮氧化硅层(SiON)表现出更高的俘获能力，因而显示了改进的保留能力。

电荷俘获层320优选的厚度约为60至180。第一氮化物层321的厚度约为20至60。相似地，氮化硅硼层322和第二氮化物层323优选的厚度约为20至60。包含在氮化硅硼层322中的硼(B)作为其中的杂质。结果，当与常规氮化物层比较时，氮化硅硼层322具有高俘获密度。硼(B)的浓度越高，俘获密度越高。然而，在包含在氮化硅硼层322中的硼浓度非常高的情况下，氮化硅硼层322的总可靠性会下降。因此，在氮化硅硼层322中硼的浓度优选地调节到约1wt.％至30wt.％。

图4至6为说明根据本发明的具有电荷俘获层的非易失性存储器件的制造方法的横截面图。参考图4，杂质区域和杂质区域之间的沟道区域形成在基板200/300中。然后，隧道层210/310优选地形成在基板200/300上。隧道层210/310由优选地厚度为20至60的氧化硅层形成。氮化物层221/321形成在隧道层210/310上。优选地采用原子层沉积(ALD)或化学气相沉积(CVD)，优选地通过沉积Si₃N₄或SiON进行氮化物层221/321的形成。氮化物层221/321的厚度调节到约20至60。例证性地，二氯硅烷(DCS；Si₂H₂Cl₂)、BCl₃和NH₃气体在氮化物层221/321上流动。可选地，含硅(Si)的气体或固体源可用来替代这些气体。适当的含硅气体包括例如SiH₄、Si₃H₈、六氯乙硅烷(HCD；Si₂CL₆)和双叔丁基氨基硅烷(bis(tertiarybutylamino)silane，BTBAS)。氮化硅硼层中硼(B)的浓度能通过控制例如作为硼的源气体的BCL₃的供给量调节到理想水平。

参考图5，根据本发明一个实施例的氮化硅硼222层优选地形成为厚度40至120。氮化硅硼222层和下面的氮化物层221组成了电荷俘获层220。电荷俘获层220的总厚度优选地约为60至180。阻隔层230形成在氮化硅硼层222上。优选地经由化学气相沉积(CVD)通过沉积氧化物进行阻隔层230的形成。可选地，阻隔层230可由氧化铝(Al₂O₃)形成以改进器件特性。此时，优选地通过沉积氧化铝(Al₂O₃)到约50至300的厚度以及由快速热工艺(RTP)使沉积致密，形成了阻隔层230。此外，阻隔层230可由高介电绝缘材料例如氧化铪(HfO₂)、氧化铪铝(HfAlO)、氧化锆(ZrO₂)或它们的组合组成。

接着，控制栅电极240形成在阻隔层230上。控制栅电极240优选地为多晶硅层或金属层。多晶硅层优选地掺入n型杂质。n型杂质的浓度优选地调节到1×10¹⁹ions/cm³至5×10²⁰ion/cm³以最小化栅极耗尽。例如在多晶硅基板上，通过硅化钨(WSi)层或氮化钨/硅化钨(WN/WSi)层的形成，能减小栅极电阻。当金属层用作控制栅电极240时，金属层优选地由具有约4.5eV或更高功函的金属组成。例如，金属层优选地从氮化钛(TiN)层、氮化钽(TaN)层、氮化铪(HfN)层、氮化钨(WN)层或它们的组合中选出。为减小控制栅极线的电阻，多晶硅/氮化钨/硅化钨(poly-SiWN/WSi)层优选地形成在金属层上。

隧道层210之后，包括氮化物层221和氮化硅硼(SiBN)层222的电荷俘获层220、阻隔层230和控制栅电极240依次形成在基板200上，所得到的结构采用硬掩模层图案进行共同的构图以形成包括电荷俘获层220的栅极堆叠。

参考图6，根据本发明另一实施例的氮化硅硼层322优选地形成为厚度约20至60。在氮化硅硼层322上，氮化物层323优选地形成为厚度约20至60。氮化硅硼层322、布置在氮化硅硼层322下的第一氮化物层321和布置在氮化硅硼层322上的第二氮化物层323组成了电荷俘获层320。第二氮化物层323以与第一氮化物层一样的方式形成。相似地，第二氮化物层323优选地由氮化硅(Si₃N₄)或氮氧化硅(SiON)形成。在形成电荷俘获层320之后，阻隔层330优选地形成在第二氮化物层323上。经由化学气相沉积(CVD)通过沉积氧化物进行阻隔层330的形成。可选地，阻隔层330可由氧化铝(Al₂O₃)形成以改进器件特性。此时，优选地通过沉积氧化铝(Al₂O₃)到约50至300的厚度以及优选由快速热工艺(RTP)使沉积致密，形成了阻隔层330。在一些情况下，阻隔层330可由高介电绝缘材料例如氧化铪(HfO₂)、氧化铪铝(HfAlO)、氧化锆(ZrO₂)或它们的组合组成。

接着，控制栅电极340形成在阻隔层330上。控制栅电极340优选地为多晶硅层或金属层。多晶硅层优选地掺入n型杂质。n型杂质的浓度优选地调节到1×10¹⁹ion/cm³至5×10²⁰ion/cm³以最小化栅极耗尽。例如在多晶硅基板上，通过硅化钨(WSi)层或氮化钨/硅化钨(WN/WSi)层的形成，能减小栅极电阻。在金属层用作控制栅电极340时，金属层优选地由具有约4.5eV或更高功函的金属组成。适当的金属层的例子包括氮化钛(TiN)层、氮化钽(TaN)层、氮化铪(HfN)层、氮化钨(WN)层和它们的组合。为减小控制栅极线的电阻，多晶硅/氮化钨/硅化钨(poly-SiWN/WSi)层优选地形成在金属层上。

隧道层310之后，包括第一氮化物层321、氮化硅硼(SiBN)层322和第二氮化物层323的电荷俘获层320、阻隔层330和控制栅电极340依次形成在基板300上，且所得到的结构采用硬掩模层图案进行共同的构图，以形成包括电荷俘获层320的栅极堆叠。

由于前面所述很明显，根据本发明，非易失性存储器件和制造该器件的方法采用具有双层或三层的电荷俘获层，其中双层的电荷俘获层包括氮化物层和氮化硅硼(SiBN)层，三层的电荷俘获层由第一氮化物层、氮化硅硼(SiBN)层和第二氮化物层组成。结果，本发明的非易失性存储器件具有提高电荷俘获层的俘获密度的优点，因而可提高擦除速度而没有退化保留特性。

要求于2006年12月29日提交的韩国专利申请号10-2006-138825的优先权，其公开部分作为参考在这里全文引用。