具有电荷俘获层的非易失存储单元结构及其制造方法

摘要

本发明公开了一种在非易失存储器件及其制造方法。在所述器件中，电荷俘获层的至少一个边缘是凹入的。这样，在编程操作期间器件的域值电压和在擦除操作期间器件的域值电压保持在适当且稳定的水平。结果，改善了器件特性。

说明书

技术领域

本发明涉及一种非易失存储单元结构及其制造方法，特别涉及一种具有电荷俘获层的非易失存储单元结构及其制造方法。

背景技术

非易失存储器件在当前电子系统特别是依赖电池功率源的便携电子系统中很普及。这种非易失存储器件即使当系统功率源停止时也能保留信息，因此不需要功耗补充操作来保持存储的数据。

参照图1，在常规SONOS型非易失存储单元结构中，电荷俘获结构110形成在漏区104和源区106以预定距离彼此分离的硅基底102上。电荷俘获结构110具有堆叠结构，在该结构中，由第一氧化硅层形成的隧穿层112、由氮化硅层形成的电荷俘获层114和由第二氧化硅层形成的阻挡层116依次层叠在硅基底102的表面上。由多晶硅层形成的控制栅极120形成在电荷俘获结构110上。

为了进行编程或写操作，正偏置电压施加到栅极120和源区106，且漏区104接地。施加到栅极120和源区106的电压引起垂直电场和沿沟道区从漏区104到源区106方向的水平电场。由于所述电场，电子被从漏区104推开并朝源区106加速。当沿沟道区移动时，电子增加能量，并且一些电子进入热状态，因此它们可以获得足够的能量越过隧穿层112的势垒进入电荷俘获层114。这种现象在靠近源区106处最常发生，因为在此区域电子能获得最大量的能量。一旦处于热状态的电子进入电荷俘获层114，处于热状态的电子在电荷俘获层114中被俘获并存储在该处，这样增加了存储单元的域值电压。

为了进行擦除操作，需要与用在编程或读取存储单元的电压不同的电压。例如，正偏置电压施加到源区106，且负偏置电压施加到栅极120。漏区104浮置。在这种情况下，存储在电荷俘获层114中的电子朝源区106移动，且源区106中的空穴迁移到电荷俘获层114。存储在电荷俘获层114中的电子被空穴消除或抵消，这样擦除了存储单元上的数据。

在常规SONOS存储器件中，在完成擦除操作后，先前俘获在栅极与源区或栅极与漏区的交叠区域中的一定量的电子仍然可以保留在电荷俘获层中。

沟道区与源/漏区之间的势垒可以由于擦除操作之后保留的电荷而增加。随着势垒的增加，非易失存储器件的域值下电压梯度降低。这种现象在IEEEElectron Device Letters，Vol.22，No.11，November 2001上Eli Lusky等人的文章“采用NROM^TM器件的域值下梯度的沟道热电子注入的特性(Characterization of Channel Hot Electron Injection by the Subthreshold Slopeof NROM^TM Device)”。

当这种现象发生时，由于器件的编程状态和擦除状态的域值电压差的降低导致器件特性降低。

发明内容

本发明涉及一种非易失存储器件及形成该器件的方法，其中电荷俘获层的至少一个边凹入。这样，在编程操作中该器件的域值电压和在擦除操作中该器件的域值电压保持在适当的水平。结果，改善了器件特性。

根据一个方面，本发明提出了一种非易失存储器件。所述器件包括：半导体基底；在该基底上部分的在分开位置上的源区和漏区；在源区和漏区之间的基底上的电荷俘获结构；和在电荷俘获结构上的栅极，其中凹入位于处在栅极与源区和漏区至少之一的一部分之间的电荷俘获结构中。

在一个实施例中，栅极交叠一部分源区和一部分漏区。

在另一实施例中，源区和漏区每个都包括重掺杂区和轻掺杂区，源区和漏区的轻掺杂区从相应的重掺杂区沿基底的上部分向彼此延伸，且栅极交叠源区和漏区的轻掺杂区的一部分。在另一实施例中，轻掺杂的源区和漏区在初次形成的时候是与栅极的源极侧和漏极侧自对准的。在另一实施例中，轻掺杂的源区和漏区分别在栅极的源极侧和漏极侧下面通过扩散过程而延伸。在另一实施例中，侧壁分隔体(sidewall spacer)设置在栅极的源极侧和漏极侧，其中重掺杂的源区和漏区当初次形成时是与侧壁分隔体的外侧自对准的。

在另一实施例中，源区和漏区在初次形成时是分别与栅极的源极侧和漏极侧自对准的。在另一实施例中，源区和漏区分别在栅极的源极侧和漏极侧下面通过扩散过程延伸。在另一实施例中，源区和漏区至少一个的内边缘基本上与电荷俘获结构的外边缘对准。

在另一实施例中，凹入在电荷俘获结构的源极侧。在另一实施例中，凹入在电荷俘获结构的源区侧和漏区侧。

在另一实施例中，电介质材料设置在凹入中。

在另一实施例中，电荷俘获结构包括第一电介质、在第一电介质上的第二电介质和在第二电介质上的第三电介质。在另一实施例中，第一电介质包括选自氧化硅和氮氧化硅(silicon oxynitride)的材料；其中第二电介质包括选自氮化硅、氮氧化硅和高k电介质的材料，且其中第三电介质包括氧化硅。在另一实施例中，凹入形成在第二电介质中。

在另一实施例中，电荷俘获结构包括量子点结构，所述量子点结构包含第一电介质、在第一电介质上的量子点阵列和在量子点阵列上的第二电介质。在另一实施例中，第一电介质包括选自氧化硅和氮氧化硅的材料；其中量子点阵列包括选自多晶硅量子点和氮化硅量子点的类型的量子点，且其中第二电介质包括氧化硅。

在另一实施例中，电荷俘获结构从源区向位于源区与漏区之间的中间区延伸，还包括在基底上从中间区中的电荷俘获结构向漏区延伸的栅极电介质，其中栅极位于电荷俘获结构上且在栅极电介质上。

在另一实施例中，电荷俘获结构包括第一电荷俘获结构且其中栅极包括第一辅助栅极(auxiliary gate electrode)，且还包括：在源区和漏区之间的基底上的主栅极电介质；在主栅极电介质上的主栅极；在源区和主栅极之间的基底上的第一电荷俘获结构；在第一电荷俘获结构上的第一辅助栅极，其中第一凹入位于第一辅助栅极与一部分源区之间的第一电荷俘获结构中；第二电荷俘获结构在漏区和主栅极之间的基底上；且第二辅助栅极在第二电荷俘获结构上，其中第二凹入位于第二辅助栅极与一部分漏区之间的第二电荷俘获结构中。

在另一方面，本发明涉及一种非易失存储器件，所述器件包括：半导体基底；在半导体基底的上部分中的分开位置的源区和漏区；在源区和漏区之间的基底上的主栅极电介质；在主栅极电介质上的主栅极；在源区和主栅极之间的基底上的第一电荷俘获结构；和在第一电荷俘获结构上的第一辅助栅极，其中第一凹入位于第一辅助栅极与一部分源区之间的第一电荷俘获结构中；第二电荷俘获结构位于漏区与主栅极之间的基底上；且第二辅助栅极位于第二电荷俘获结构上，其中第二凹入位于第二辅助栅极与一部分漏区之间的第二电荷俘获结构中。

在一实施例中，第一和第二辅助栅极包括形成在分别位于主栅极的漏极侧和源极侧的第一电荷俘获结构和第二电荷俘获结构上的导电的侧向分隔体。在另一实施例中，源区和漏区在初次形成时与第一和第二辅助栅极的外边缘自对准。在另一实施例中，第一和第二电荷俘获结构每个都包括第一电介质、在第一电介质上的第二电介质和在第二电介质上的第三电介质。在另一实施例中，第一电介质包括选自氧化硅和氮氧化硅的材料；其中第二电介质包括选自氮化硅、氮氧化硅和高k电介质的材料，且其中第三电介质包括氧化硅。在另一实施例中，第一和第二凹入分别形成在第一和第二电荷俘获结构的第二电介质中。

在另一实施例中，第一和第二电荷俘获结构每个都包括量子点结构，所述量子点结构包括第一电介质、在第一电介质上的量子点阵列和在量子点阵列上的第二电介质。在另一实施例中，第一电介质包括选自氧化硅和氮氧化硅的材料；其中量子点阵列包括选自多晶硅量子点和氮化硅量子点的类型的量子点，且其中第二电介质包括氧化硅。

在另一实施例中，源区和漏区每个都包括重掺杂区和轻掺杂区；源区和漏区的轻掺杂区从相应的重掺杂区沿基底的上部分向彼此延伸，且第一和第二辅助栅极每个都分别交叠源区和漏区的轻掺杂区的一部分。在另一实施例中，轻掺杂的源区和漏区当初次形成时是与主栅极的源极侧和漏极侧自对准的。在另一实施例中，轻掺杂的源区和漏区分别在主栅极的源极侧和漏极侧下面通过扩散过程来延伸。

在另一实施例中，电介质材料位于第一和第二凹入中。

在另一方面，本发明涉及一种形成非易失存储器件的方法，所述方法包括：在半导体基底上设置电荷俘获结构；在电荷俘获结构上设置栅极；选择性地蚀刻电荷俘获结构至少一个暴露的外边缘以形成一个位于半导体基底与栅极之间的凹入；以及使用栅极作为离子注入掩模在半导体基底中形成源区和漏区。

在一个实施例中，设置电荷俘获结构且设置栅极包括：在半导体基底上设置电荷俘获层；在电荷俘获层上设置栅极层；并构图栅极层和电荷俘获层以形成栅极结构和电荷俘获结构。

在另一实施例中，设置电荷俘获结构并设置栅极包括：在半导体基底上设置电荷俘获层；构图该电荷俘获层以形成在源区与中间区之间的基底上延伸的电荷俘获结构，中间区位于源区和漏区之间；在基底上设置从中间区中的电荷俘获层向漏区延伸的栅极电介质；在电荷俘获层上和栅极电介质上设置栅极层；并构图栅极层和栅极电介质以形成栅极和电荷俘获结构。

在另一实施例中，在选择蚀刻电荷俘获结构之后进行形成源区和漏区。在另一实施例中，在选择蚀刻电荷俘获结构之前进行形成源区和漏区。

在另一实施例中，该方法还包括扩散源区和漏区使得栅极结构交叠源区和漏区。在另一实施例中，进行扩散直到源区和漏区至少一个的内边缘基本上与电荷俘获结构的外边缘对准。

在另一实施例中，选择蚀刻在电荷俘获结构的源区侧形成凹入。

在另一实施例中，该方法还包括，在选择蚀刻之前在横跨栅极的漏极侧侧壁向漏区延伸的栅极的漏极侧部分上涂布光致抗蚀剂图案，以防止电荷俘获结构的漏区侧的蚀刻。

在另一实施例中，选择蚀刻在电荷俘获结构的源区侧和漏区侧均形成凹入。

在另一实施例中，形成源区和漏区包括：使用栅极作为第一离子注入掩模在半导体基底中形成轻掺杂源区和轻掺杂漏区；在栅极的侧壁上形成侧向分隔体；和采用侧向分隔体作为第二离子注入掩模在半导体基底中形成重掺杂源区和重掺杂漏区。在另一实施例中，该方法还包括扩散轻掺杂源区和轻掺杂漏区使得栅极结构交叠轻掺杂源区和轻掺杂漏区。

在另一实施例中，设置电荷俘获结构包括：设置第一电介质层；在第一电介质层上设置第二电介质层；和在第二电介质层上设置第三电介质层。在另一实施例中，第一电介质层包括选自氧化硅和氮氧化硅的材料；其中第二电介质层包括选自氮化硅、氮氧化硅和高k电介质的材料，且其中第三电介质层包括氧化硅。在另一实施例中，选择性蚀刻导致形成在第二电介质层中的凹入。

在另一实施例中，设置电荷俘获结构包括：设置第一电介质层；在第一电介质层上设置量子点阵列；并在量子点阵列上设置第二电介质层。在另一实施例中，第一电介质层包括选自氧化硅和氮氧化硅的材料；其中量子点阵列包括选自多晶硅量子点和氮化硅量子点的类型的量子点，且其中第二电介质层包括氧化硅。

在另一实施例中，该方法还包括在凹入中设置电介质材料。

在另一方面，本发明涉及一种形成非易失存储器件的方法，所述包括：在半导体基底上设置主栅极电介质；在主栅极电介质上设置主栅极；在主栅极上和半导体基底上设置电荷俘获结构；在位于主栅极电介质上的主栅极的第一和第二侧壁设置第一和第二辅助栅极；选择蚀刻电荷俘获结构至少一个暴露的外边缘以在半导体基底与第一辅助栅极之间形成第一凹入；并使用主栅极和第一及第二辅助栅极作为离子注入掩模在半导体基底中设置源区和漏区。

在一个实施例中，选择蚀刻还形成在半导体基底与第二辅助栅极之间的第二凹入。

在另一实施例中，设置第一和第二辅助栅极包括：在位于主栅极的侧壁上的电荷俘获结构上形成导电材料的第一和第二侧向分隔体，第一和第二侧向分隔体分别包括第一和第二辅助栅极；并使用主栅极和第一及第二侧向分隔体作为离子注入掩模在半导体基底中形成源区和漏区。

在另一实施例中，设置电荷俘获结构包括：设置第一电介质层；在第一电介质层上设置第二电介质层；和在第二电介质层上设置第三电介质层。在另一实施例中，第一电介质层包括选自氧化硅和氮氧化硅的材料；其中第二电介质层包括选自氮化硅、氮氧化硅和高k电介质的材料，且其中第三电介质层包括氧化硅。在另一实施例中，选择蚀刻导致凹入形成在第二电介质中。

在另一实施例中，设置电荷俘获结构包括：设置第一电介质层；在第一电介质层上设置量子点阵列；并在量子点阵列上形成第二电介质层。在另一实施例中，第一电介质层包括选自氧化硅和氮氧化硅的材料；其中量子点阵列包括选自多晶硅量子点和氮化硅量子点的类型的量子点，且其中第二电介质层包括氧化硅。

在另一实施例中，该方法还包括在凹入中设置电介质材料。

在另一实施例中，设置源区和漏区包括：在设置第一和第二辅助栅极之前，使用主栅极作为第一离子注入掩模在半导体基底中形成轻掺杂源区和轻掺杂漏区；在设置第一和第二辅助栅极之后，使用主栅极和第一及第二辅助栅极作为第二离子注入掩模在半导体基底中形成重掺杂源区和重掺杂漏区。

在另一实施例中，该方法还包括扩散轻掺杂源区和漏区及重掺杂源区和漏区，以在内侧方向朝向彼此延伸所述区。

附图说明

通过结合附图对本发明的优选实施例的更为具体的描述，本发明的以上和其他目的、特征和优点将更为明显，在附图中，相同的附图标记通篇代表相同的部分。附图不一定是按比例的，重点是为了示出本发明的原理。

图1是具有SONOS型电荷俘获结构的常规非易失存储器件的截面图；

图2是根据本发明的具有凹入的电荷俘获层的SONOS型电荷俘获结构的非易失存储器件的截面图；

图3A是根据本发明的具有凹入的电荷俘获层的SONOS型电荷俘获结构的非易失存储器件进行编程操作的截面图，图3B是在图3A的器件进行编程操作期间电场取向的示意图；

图4A是根据本发明的具有凹入的电荷俘获层的SONOS型电荷俘获结构的非易失存储器件进行擦除操作的截面图，图4B是在图4A的器件进行擦除操作期间电场取向的示意图；

图5A-5F是根据本发明形成在栅极的源极侧和漏极侧均具有凹入的电荷俘获层的SONOS型电荷俘获结构的非易失存储器件的第一工艺的截面图；

图6A-6B是根据本发明形成在栅极的源极侧和漏极侧之一具有凹入的电荷俘获层的SONOS型电荷俘获结构的非易失存储器件的第二工艺的截面图；

图7A-7G是根据本发明形成在栅极的源极侧和漏极侧均具有凹入的电荷俘获层的量子点阵列型电荷俘获结构的非易失存储器件的第三工艺的截面图；

图8A-8B是根据本发明形成在栅极的源极侧和漏极侧之一具有凹入的电荷俘获层的量子点阵列型电荷俘获结构的非易失存储器件的第四工艺的截面图；

图9A-9D是根据本发明形成在栅极的源极侧和漏极侧之一具有凹入的电荷俘获层的局域SONOS型电荷俘获结构的非易失存储器件的第五工艺的截面图；

图10A-10D是根据本发明形成在栅极的源极侧和漏极侧之一具有凹入的电荷俘获层的量子点阵列型局域电荷俘获结构的非易失存储器件的第六工艺的截面图；

图11A-11F是根据本发明形成在栅极的源极侧和漏极侧均具有凹入的电荷俘获层的SONOS型电荷俘获结构的晕型非易失存储器件的第七工艺的截面图；

图12A-12F是根据本发明形成在栅极的源极侧和漏极侧均具有凹入的电荷俘获层的量子点阵列型电荷俘获结构的晕型非易失存储器件的第八工艺的截面图。

具体实施方式

下面将参照附图更为具体地描述本发明，在附图中示出了本发明的优选实施例。然而，本发明可以以不同形式实施，且不应理解为局限于此处提出的实施例。在附图中，为了清楚而放大了层的厚度。此外，当层被描述为形成在另一层上或基底上时，意味着该层可以形成在另一层或基底上，或者可以有第三层或附加层插入在该层与另一层或基底之间。通篇相同的附图标记表示相同的元件。

图2是根据本发明的具有凹入的电荷俘获层的SONOS型电荷俘获结构的非易失存储器件的截面图。该器件包括基底310，例如半导体基底。源区和漏区设置在基底310上、器件的沟道区381的相对侧。源区包括重掺杂源区391和轻掺杂源区371。漏区包括重掺杂漏区392和轻掺杂漏区372。电荷俘获结构320位于器件的源区和漏区之间的基底310上。电荷俘获结构320包括由电介质层形成的隧穿层325、在隧穿层325上的电荷俘获层330和在电荷俘获层330上由电介质层形成的阻挡层335。在一个示范性实施例中，电荷俘获层330包括氧化物-氮化物-氧化物(ONO)层。在另一示范性实施例中，电荷俘获层330包括量子点结构。栅极350位于电荷俘获结构320上，且栅极绝缘层360位于该合成结构上。由电介质材料形成的侧向分隔体380设置在栅极350的源极和漏极侧壁上。

在本发明中，电荷俘获结构320的电荷俘获层330在栅极350下的一侧或两侧凹入。在图2的实施例中，电荷俘获层330在栅极350的源极侧和漏极侧下面均凹入。在栅极350的一侧具有凹入的实例中，该凹入设置在栅极350的源极侧。优选地，该凹入足够深使得电荷俘获层330不交叠源/漏区371、372。在图2的实例中，该凹入形成在源极侧和漏极侧直到一深度使得电荷俘获层330的源极侧边缘和漏极侧边缘与轻掺杂源区371和轻掺杂漏区372的内侧边缘对准。在一个实例中，栅极350的栅极长度为0.2μm，且栅极350与源区371约有10nm的交叠。在此实例中，适当的凹入深度约在20-40nm。这种构造的优点将在下面讨论。

图3A是根据本发明的具有凹入的电荷俘获层的SONOS型电荷俘获结构的非易失存储器件进行编程操作的截面图，图3B是在图3A的器件进行编程操作期间电场取向的示意图。

如图3A所示，在编程操作期间，例如在约3.0到5.0伏特范围的正偏置电压施加到栅极g，例如在约3.5-5.5伏特范围的正偏置电压施加到源极s，且接地电压施加到漏极d。在编程操作期间，处于热状态的电子e被俘获在电荷俘获层330中，并存储在该处。这样，存储单元100的域值电压增加。参照图3B，在编程操作期间，栅极电场Eg沿向下的垂直方向取向，且源/漏电场Esd沿源到漏方向取向。在此操作期间，处于热状态的电子倾向于迁移到器件的交叠区A，在那里栅极350在电荷俘获层330最靠近源区371、391的边缘处与轻掺杂源区371交叠。设置在电荷俘获层330中的凹入将最小化俘获在电荷俘获层的区域A中的热电子的数量。

图4A是根据本发明的具有凹入的电荷俘获层的SONOS型电荷俘获结构的非易失存储器件进行擦除操作的截面图，图4B是在图4A的器件进行擦除操作期间电场取向的示意图。

如图4A所示，在擦除操作期间，例如在约-4.5到-6.5伏特范围的负偏置电压施加到栅极g，例如在约4.5到6.5伏特范围的正偏置电压施加到源极s，且接地电压施加到漏极d。在擦除操作期间，空穴h迁移到电荷俘获层330。因此，存储在电荷俘获层中的电子被空穴消除或抵消。这样，存储单元数据被擦除了。参照图4B，在擦除操作期间，栅极电场Eg沿向下的垂直方向取向，且源/漏电场Esd沿源到漏方向取向。由于在区域A中凹入的存在，存储在电荷俘获层330中的电子在擦除过程中被抵消，且由于凹入的原因而不保留在电荷俘获层330的源极侧。

图5A-5F是根据本发明形成在栅极的源极侧和漏极侧均具有凹入的电荷俘获层的SONOS型电荷俘获结构的非易失存储器件的第一工艺的截面图。参照图5A，用于隧穿层的第一电介质325a、用于电荷俘获层的第二电介质330a和用于阻挡层的第三电介质335a依次设置在基底310上。在一个实施例中，第一电介质层325a包括由例如快速热处理(RTP)、化学汽相淀积(CVD)、炉制工艺(furnace process)或其他合适的淀积或生长工艺形成的深度约在30到50埃的氧化硅或氮氧化硅材料。第二电介质层330a包括使用CVD、低压CVD(LPCVD)或其他合适的淀积或生长工艺形成的深度约在30到100埃的氮化硅、氮氧化硅或高k电介质层或其组合。第三电介质层335a包括由例如CVD、LPCVD或其他合适的淀积或生长工艺形成的深度约在50到150埃的氧化硅材料。接着在该合成结构上淀积适合于形成栅极的导电材料层350a。在一个实施例中，导电材料层350a包括多晶硅材料、金属材料或其组合。可以选择性地将导电材料层350a的顶部处理以形成正性掺杂的多晶硅-硅化物层。导电材料层350a采用例如CVD或LPCVD形成为约80到2000埃深度。

参照图5B，接着使用标准光刻构图技术构图该合成结构以形成栅极350b、阻挡层335b、电荷俘获层330b和隧穿层325b。

参照图5C，在该合成结构上进行选择蚀刻，该选择蚀刻导致电荷俘获层330b外部的选择蚀刻。在一个实施例中，在电荷俘获层330C包括氮化硅或氮氧化硅的情况下，包括磷酸(phosphoric oxide，H₃PO₄)的湿法刻蚀剂适用于增加蚀刻的选择性。在电荷俘获层330c的蚀刻之后，在电荷俘获层330c的边缘形成凹入，且隧穿层325b和阻挡层335b保持大约与栅极350b相同的宽度。

参照图5D，在该合成结构上进行离子注入，以形成器件源/漏区的轻掺杂源/漏区371、372。所得的轻掺杂源/漏区371、372与栅极350b自对准。自对准的轻掺杂源/漏区可以在电荷俘获层330c的选择蚀刻之后形成，或者可以可选择地在电荷俘获层330c的选择蚀刻之前形成。接着栅极绝缘层360形成在该合成结构上。在一个实施例中，栅极绝缘层360包括由例如CVD、LPCVD或其他合适的淀积或生长工艺形成的约50到100埃深度的氧化硅材料。电荷俘获层330c的凹入区被施加的栅极绝缘层360部分地或完全地填充。

参照图5E，侧向分隔体380形成在栅极350b的源极和漏极侧壁上。在一个实施例中，氮化硅层由例如CVD或其他合适的淀积或生长工艺设置在该合成结构上，深度约为500到700埃。然后根据常规技术进行回蚀(etch-back)工艺以形成侧向分隔体380。

参照图5F，在该合成结构上进行离子注入，以形成器件的源/漏区的重掺杂源/漏区391、392。所得重掺杂源/漏区391、392与侧向分隔体380自对准。在该合成结构上使用例如在约1000℃或更高温度下持续几秒钟的RTP进行扩散工艺，以将轻掺杂源/漏区371、372进一步向内扩散进沟道区，使得栅极350b交叠轻掺杂源/漏区371、372。

用于制造非易失存储器件的第一工艺的结果，形成了上述图2的器件。图2的所得器件100具有凹入的电荷俘获层。如上所述，凹入最小化了被俘获在栅极350b与轻掺杂源区371的交叠区上的电荷俘获层中并因此可以在擦除操作后保留的电子的数量。这样，因此稳定了用于编程和擦除操作的晶体管的域值电压，导致更可靠的操作。例如，凹入可以防止存储在电荷俘获层中的数据信息的误读，即使在频繁的SONOS存储器件存取和大量及重复的编程和擦除操作下。

图6A-6B是根据本发明形成在栅极的源极侧和漏极侧之一、例如栅极的源极侧具有凹入的电荷俘获层的SONOS型电荷俘获结构的非易失存储器件的第二工艺的截面图。第二工艺基本上与第一工艺相同，除了在电荷俘获层530c的选择蚀刻步骤中，光致抗蚀剂图案510施加到结构的漏极侧以保护电荷俘获层530c的漏极侧不被选择性蚀刻，同时电荷俘获层530c的源极侧被选择性蚀刻从而以上述方式形成凹入，如图6A所示。在选择蚀刻电荷俘获层530c之后，进行在上述图5D-5F中所示的步骤，以形成图6B所示的仅在层530c的源极侧具有形成的凹入的电荷俘获层530c的结构。图6的实施例特别适用于在晶体管的源极和漏极存在不对称例如源极和漏极的掺杂浓度和轮廓不同的情况。当允许在电荷俘获层的源极和漏极均形成凹入时，优选根据图5A-5F的实施例的制造方法，因为这种工艺不要求图6A中所示的额外的掩模步骤。

图7A-7G是根据本发明形成在栅极的源极侧和漏极侧均具有凹入的电荷俘获层的量子点阵列型电荷俘获结构的非易失存储器件的第三工艺的截面图。参照图7A，用于隧穿层的第一电介质层625a、用于电荷俘获层的量子点阵列630a和用于阻挡层的第二电介质层635a依次设置在基底310上。在一个实施例中，第一电介质层625a包括例如通过快速热处理(RTP)、化学汽相淀积(CVD)、炉制工艺或其他合适的淀积或生长工艺形成的深度约为30到50埃的氧化硅或氮氧化硅材料。在一个实施例中，量子点阵列630a包括采用在约500℃到700℃温度范围下的LPCVD或其他合适的淀积工艺所施加的二氯硅烷(dichlorsilane DCS)和氢气(H₂)的混合物而施加到第一电介质层625的上表面的多晶硅量子点阵列。在另一示范性实施例中，量子点阵列630a包括由上述多晶硅量子点阵列的氮化形成的氮化硅量子点阵列。在可选择的工艺中，量子点被氧化，用于减少其各自直径。第二电介质层635a包括由例如CVD、LPCVD或其他合适的淀积或生长工艺形成的深度约为50到150埃的氧化硅材料。接着适合形成栅极的导电材料层350a淀积在该合成结构上。在一个实施例中，导电材料层350a包括多晶硅材料、金属材料或其组合。可以选择性地将导电材料层350a的顶部处理以形成正性掺杂的多晶硅-硅化物层。导电材料层350a采用例如CVD或LPCVD施加为约80到2000埃深度。

参照图7B，采用标准光刻构图技术依次构图该合成结构以形成栅极350b、阻挡层635b、量子点阵列630b和隧穿层625b。

参照图7C，在该合成结构上进行选择蚀刻工艺，其导致包括量子点阵列型的电荷俘获层630b的电荷俘获结构620的外部分的选择蚀刻。在一个实施例中，在隧穿层625b和阻挡层635b包括氧化硅或氮氧化硅的情况下，适合采用包括HF的湿法刻蚀剂以提高蚀刻选择性。在电荷俘获结构620的蚀刻之后，在包括电荷俘获层630c、隧穿层625b和阻挡层635b的电荷俘获结构620的边缘形成凹入。

参照图7D，在该合成结构上进行离子注入，以形成器件的源/漏区的轻掺杂源/漏区371、372。所得的轻掺杂源/漏区371、372与栅极350b自对准。自对准的轻掺杂源/漏区可以在电荷俘获层630c的选择蚀刻之后形成，或者作为选择，可以在电荷俘获层630c的选择蚀刻之前形成。接着在该合成结构上形成栅极绝缘层360。在一个实施例中，栅极绝缘层360包括通过例如CVD、LPCVD或其他合适的淀积或生长工艺形成的深度约为50到100埃的氧化硅材料。电荷俘获结构620的凹入区被施加的栅极绝缘层360部分地或完全地填充。

参照图7E，侧向分隔体380形成在栅极350b的源极和漏极侧。在一个实施例中，氮化硅层通过例如CVD或其他合适的淀积或生长工艺设置在该合成结构上，深度约为500到700埃。然后根据常规技术进行回蚀工艺以形成侧向分隔体380。

参照图7F，在该合成结构上进行离子注入工艺，以形成器件源/漏区的重掺杂源/漏区391、392。所得的重掺杂源/漏区391、392与侧向分隔体380自对准。

参照图7G，在该合成结构上进行扩散工艺，例如采用约1000℃或更高温度下持续几秒钟的RTP，以进一步向内扩散轻掺杂的源/漏区371、372到沟道区，使得栅极350b交叠轻掺杂源/漏区371、372。在一个实施例中，轻掺杂源/漏区371、372延伸使得它们的内边缘与电荷俘获结构620的凹入边缘大致对准。这种对准保证了在擦除操作中俘获的电子被空穴迁移抵消。更小的凹入允许电荷俘获结构620的一部分与轻掺杂源/漏区371、372交叠，其可能在擦除操作中降低电子完全抵消的可能性。更深的凹入会导致空穴抵消的所需的电荷俘获结构620的有价值部分的消除。

用于制造非易失存储器件的第三工艺导致所得器件600具有提供上述优点的凹入的电荷俘获层。

图8A-8B是根据本发明形成在栅极的源极侧和漏极侧之一、例如栅极的源极侧具有凹入的电荷俘获层的量子点阵列型电荷俘获结构的非易失存储器件的第四工艺的截面图。第四工艺基本上与第三工艺相同，除了在电荷俘获结构720的选择蚀刻步骤中，光致抗蚀剂图案710施加到结构的漏极侧，以保护电荷俘获结构720的漏极侧不被选择蚀刻，同时电荷俘获结构720的源极侧被选择性蚀刻以如上形成凹入，如图8A所示。在电荷俘获结构720的选择性蚀刻之后，进行图7D-7G示出的步骤以导致图8B示出的结构，该结构具有仅形成在结构720源极侧的凹入的电荷俘获结构720。图8A的实施例特别适用于在晶体管的源极和漏极存在不对称例如源极和漏极的掺杂浓度和轮廓不同的情况。当允许在电荷俘获层的源极和漏极均形成凹入时，优选根据图7A-7G的实施例的制造方法，因为这种工艺不要求图8A中所示的额外的掩模步骤。

图9A-9D是根据本发明形成在栅极的源极侧和漏极侧之一具有凹入的电荷俘获层的局域SONOS型电荷俘获结构的非易失存储器件的第五工艺的截面图。参照图9A，用于隧穿层的第一电介质825a、用于电荷俘获层的第二电介质830a和用于阻挡层的第三电介质层835a以例如相应于上述实施例的方式依次设置在基底310上。

参照图9B，使用标准光刻构图技术构图该合成结构以形成阻挡层835b、电荷俘获层830b和隧穿层825b。

参照图9C，用于形成耦合层840的第四电介质层设置在该合成结构上，例如包括氧化硅材料，通过例如CVD、LPCVD或其他合适的淀积或生长工艺形成为约50到100埃。接着适合于形成栅极的导电材料层淀积在该合成结构上，且导电材料层和第四电介质层通过常规光刻构图工艺被构图，从而在位于基底310上及电荷俘获结构820上的耦合层840上形成栅极850。在一个实施例中，导电材料层850包括多晶硅材料、金属材料或其组合。可以选择性地将导电材料层850的顶部进行处理以形成正性掺杂的多晶硅-硅化物层。采用例如CVD或LPCVD施加深度约为80到2000埃的导电材料层。

参照图9D，在该合成结构上进行选择蚀刻工艺，该工艺导致电荷俘获层830b暴露的外部的选择蚀刻。在一个实施例中，在电荷俘获层830b包括氮化硅或氮氧化硅的情况下，包括磷酸(H₃PO₄)的湿法刻蚀剂适用于提高蚀刻选择性。在电荷俘获层830c的蚀刻之后，在电荷俘获层830c的暴露边缘形成凹入，如所示。

在该合成结构上进行离子注入，以形成器件的源/漏区的轻掺杂源/漏区871、872。所得的轻掺杂源/漏区871、872与栅极850自对准。自对准的轻掺杂源/漏区可以在电荷俘获层830c的选择蚀刻之后形成，或者作为选择，可以在电荷俘获层830c的选择蚀刻之前形成。接着栅极绝缘层360形成在该合成结构上。在一个实施例中，栅极绝缘层360包括通过例如CVD、LPCVD或其他合适的淀积或生长工艺形成的深度约为50到100埃的氧化硅材料。电荷俘获层830c的凹入区被施加的栅极绝缘层360部分地或完全地填充。

侧向分隔体380形成在栅极850的源极和漏极侧。在一个实施例中，氮化硅层通过例如CVD或其他合适的淀积或生长工艺设置在该合成结构上，深度约为500到700埃。然后根据常规技术进行回蚀以形成侧向分隔体380。

然后在该合成结构上进行离子注入，以形成器件源/漏区的重掺杂源/漏区891、892。所得的重掺杂源/漏区891、892与侧向分隔体380自对准。采用例如约1000℃或更高温度下持续几秒钟的RTP在该合成结构上进行扩散工艺，以进一步向内扩散轻掺杂源/漏区871、872到沟道区，使得栅极850交叠轻掺杂源/漏区871、872。

用于制造非易失存储器件的第五工艺导致所得器件800具有提供上述优点的凹入的电荷俘获层。

图10A-10D是根据本发明形成在栅极的源极侧和漏极侧之一，例如在栅极的源极侧具有凹入的电荷俘获层的量子点阵列型局域电荷俘获结构的非易失存储器件的第六工艺的截面图。参照图10A，用于隧穿层的第一电介质925a、用于电荷俘获层的量子点阵列930a和用于阻挡层的第二电介质935a以相应于上述实施例的方式依次设置在基底310上。

参照图10B，使用标准光刻构图技术构图该合成结构以形成阻挡层935b、电荷俘获层930b和隧穿层925b。

参照图10C，用于形成耦合层840的第三电介质层设置在该合成结构上，例如包括氧化硅材料，通过例如CVD、LPCVD或其他合适的淀积或生长工艺形成为约50到100埃。接着适合于形成栅极的导电材料层淀积在该合成结构上，且导电材料层和第四电介质层通过常规光刻构图工艺被构图，从而在位于基底310上及电荷俘获结构920上的耦合层840上形成栅极850。在一个实施例中，导电材料层850包括多晶硅材料、金属材料或其组合。可以选择性地将导电材料层850的顶部进行处理以形成正性掺杂的多晶硅-硅化物层。采用例如CVD或LPCVD施加深度约为80到2000埃的导电材料层。

参照图10D，在该合成结构上进行选择蚀刻工艺，该工艺导致电荷俘获层920暴露的外部的选择蚀刻。在一个实施例中，在隧穿层925c和阻挡层935c包括氮化硅或氮氧化硅的情况下，包括氟化氢(HF)的湿法刻蚀剂适用于提高蚀刻选择性。在电荷俘获结构920被蚀刻之后，在电荷俘获结构920的暴露边缘形成凹入。

在该合成结构上进行离子注入，以形成器件的源/漏区的轻掺杂源/漏区871、872。所得的轻掺杂源/漏区871、872与栅极850自对准。自对准的轻掺杂源/漏区可以在电荷俘获层930c的选择蚀刻之后形成，或者作为选择，可以在电荷俘获层930c的选择蚀刻之前形成。接着栅极绝缘层360形成在该合成结构上。在一个实施例中，栅极绝缘层360包括通过例如CVD、LPCVD或其他合适的淀积或生长工艺形成的深度约为50到100埃的氧化硅材料。电荷俘获结构920的凹入区被施加的栅极绝缘层360部分地或完全地填充。

侧向分隔体380形成在栅极850的源极和漏极侧。在一个实施例中，氮化硅层通过例如CVD或其他合适的淀积或生长工艺设置在该合成结构上，深度约为500到700埃。然后根据常规技术进行回蚀以形成侧向分隔体380。

然后在该合成结构上进行离子注入，以形成器件源/漏区的重掺杂源/漏区891、892。所得的重掺杂源/漏区891、892与侧向分隔体380自对准。采用例如约1000℃或更高温度下持续几秒钟的RTP在该合成结构上进行扩散工艺，以进一步向内扩散轻掺杂源/漏区871、872到沟道区，使得栅极850交叠轻掺杂源/漏区871、872。在一个实施例中，轻掺杂的源/漏区871、872延伸使得轻掺杂的源区871基本上与电荷俘获结构920的凹入边缘对准。

用于制造非易失存储器件的第六工艺导致所得器件900具有提供上述优点的凹入的电荷俘获层。

图11A-11F是根据本发明形成在栅极的源极侧和漏极侧均具有凹入的电荷俘获层的SONOS型电荷俘获结构的晕型非易失存储器件的第七工艺的截面图。

参照图11A，栅极绝缘层形成在基底上。在一个实施例中，栅极绝缘层包括通过例如CVD、LPCVD或其他合适的淀积或生长工艺形成为约50到100埃深度的氧化硅材料。适合于形成栅极的导电材料层设置在栅极绝缘层上。在一个实施例中，导电材料层包括多晶硅材料、SiGe基材料、Ge基材料或其组合。可以选择性地将导电材料层的顶部处理以形成正性掺杂多晶硅-硅化物层。导电材料层采用例如CVD或LPCVD实施为约80到2000埃深度。使用常规光刻构图技术构图栅极绝缘层和导电材料层以形成栅极电介质层1015和主栅极1018。

在该合成结构上进行离子注入，以形成器件的源/漏区的轻掺杂源/漏区1071、1072。所得轻掺杂源/漏区1071、1072与主栅极1018自对准。在该合成结构上使用例如约1000℃或更高温度持续几秒钟的RTP进行扩散工艺，以将轻掺杂源/漏区1071、1072进一步向内扩散进沟道区，使得主栅极1018交叠轻掺杂源/漏区1071、1072。

参照图11B，用于隧穿层的第一电介质1025a、用于电荷俘获层的第二电介质1030a和用于阻挡层的第三电介质层1035a以图5A所示上述方式依次设置在主栅极1018和基底310上。

参照图11C，侧向导电分隔体1050形成在主栅极1018的源极和漏极侧。在用于形成导电分隔体的一个实施例中，例如包括多晶硅材料、SiGe基材料、Ge基材料或其组合的导电材料层通过例如CVD或其他合适的淀积或生长工艺设置在该合成结构上，深度约为500到700埃。然后根据常规技术进行回蚀以形成侧向导电分隔体1050，其为器件提供侧栅极的功能。

参照图11D，第一、第二和第三电介质层1025a、1030a和1035a的暴露部分被蚀刻以在主栅极1018的每个侧面形成隧穿层1025b、电荷俘获层1030b和阻挡层1035b。

参照图11E，在该合成结构上进行选择蚀刻工艺，该工艺导致电荷俘获层1030b暴露的外部的选择蚀刻。在一个实施例中，在电荷俘获层1030b包括氮化硅或氮氧化硅的情况下，包括磷酸(H₃PO₄)的湿法刻蚀剂适用于提高蚀刻选择性。在电荷俘获层1030c的蚀刻之后，在电荷俘获层1030c的暴露边缘形成凹入。

参照图11F，在该合成结构上进行离子注入，以形成器件源/漏区的重掺杂源/漏区1091、1092。所得的重掺杂源/漏区1091、1092与侧栅极1050自对准。用于形成重掺杂源/漏区1091、1092的离子注入可以在电荷俘获层1030c的选择蚀刻之后进行，或者作为选择，可以在电荷俘获层1030c的选择蚀刻之前进行。采用例如约1000℃或更高温度下持续几秒钟的RTP在该合成结构上进行扩散工艺，以进一步向内扩散轻掺杂源/漏区1071、1072和重掺杂源/漏区1091、1092到沟道区，使得侧栅极1050交叠重掺杂源/漏区1091、1092。

用于制造非易失存储器件的第七工艺导致所得晕型器件1000具有提供上述优点的凹入的电荷俘获层。

图12A-12F是根据本发明形成在栅极的源极侧和漏极侧均具有凹入的电荷俘获层的量子点阵列型电荷俘获结构的晕型非易失存储器件的第八工艺的截面图。

参照图12A，栅极绝缘层形成在基底上。在一个实施例中，栅极绝缘层包括通过例如CVD、LPCVD或其他合适的淀积或生长工艺形成为约50到100埃深度的氧化硅材料。适合于形成栅极的导电材料层设置在栅极绝缘层上。在一个实施例中，导电材料层包括多晶硅材料、SiGe基材料、Ge基材料或其组合。可以选择性地将导电材料层的顶部处理以形成正性掺杂多晶硅-硅化物层。导电材料层采用例如CVD或LPCVD实施为约80到2000埃深度。使用常规光刻构图技术构图栅极绝缘层和导电材料层以形成栅极电介质层1015和主栅极1018。

在该合成结构上进行离子注入，以形成器件的源/漏区的轻掺杂源/漏区1071、1072。所得轻掺杂源/漏区1071、1072与主栅极1018自对准。

参照图12B，用于隧穿层的第一电介质1125a、量子点阵列型的电荷俘获层1130a和用于阻挡层的第三电介质层1135a以例如上述图7A所示方式依次设置在主栅极1018和基底310上。

参照图12C，侧向导电分隔体1050形成在主栅极1018的源极和漏极侧。在用于形成导电分隔体的一个实施例中，例如包括多晶硅材料、SiGe基材料、Ge基材料或其组合的导电材料层通过例如CVD或其他合适的淀积或生长工艺设置在该合成结构上，深度约为500到700埃。然后根据常规技术进行回蚀以形成侧向导电分隔体1050，其为器件提供侧栅极的功能。

参照图12D，第一电介质层1125a、量子点阵列1130a和第二电介质层1135a的暴露部分被蚀刻以在主栅极1018的每个侧面形成包括隧穿层1125b、电荷俘获层1130b和阻挡层1135b的电荷俘获结构1120。

参照图12E，根据图7C所述的工艺，在该合成结构上进行选择蚀刻工艺，该工艺导致电荷俘获结构1120暴露的外部的选择蚀刻。在电荷俘获结构1120的蚀刻之后，在电荷俘获结构1120的暴露边缘形成凹入。

参照图12F，在该合成结构上进行离子注入，以形成器件源/漏区的重掺杂源/漏区1091、1092。所得的重掺杂源/漏区1091、1092与侧面栅极1050自对准。自对准的重掺杂源/漏区1091、1092可以在电荷俘获结构1120的选择蚀刻之后进行，或者作为选择，可以在电荷俘获结构1120的选择蚀刻之前进行。采用例如约1000℃或更高温度下持续几秒钟的RTP在该合成结构上进行扩散工艺，以进一步向内扩散轻掺杂源/漏区1071、1072和/或重掺杂源/漏区1091、1092到沟道区，使得侧栅极1050交叠重掺杂源/漏区1091、1092。用于制造非易失存储器件的第八工艺导致所得器件1100具有提供上述优点的凹入的电荷俘获层。

虽然具体示出了本发明并参照其优选实施例作了描述，但本领域的技术人员应该理解，可以在不脱离由权利要求所限定的本发明的精神和范畴的范围内可以对本发明进行各种形式和细节的变化。