用于深亚微米CMOS的带有交替连接的同心线的多层电容器结构

摘要

一种电容器结构包括开路结构的导电同心线的第一和至少第二层。至少第二层的导线叠加第一层的导线。在第一和第二层导线之间和每个第一和第二层中的导线之间设置介质材料。导线以交替方式电连接到相反极性的端子，以便在每层和相邻层中的相邻线之间产生电容。这种电容器特别适用于深亚微米CMOS。

说明书

本发明涉及用于金属-氧化物-半导体(MOS)的电容器结构，特别涉及通过多层导电同心线形成的用于深亚微米互补金属-氧化物-半导体(CMOS)的电容器结构。

用于深亚微米CMOS的常规电容器结构通常由被薄介质层隔开的两个平板构成。平板是通过多层导电材料如金属或多晶硅形成的。该电容器结构通常利用下介质层与衬底绝缘。为在这些结构中实现高电容密度，提供附加板。图1表示深亚微米CMOS中的常规多层平行板电容器结构10。电容器结构10包括由介质层13隔开的垂直堆叠的导电线12。导线12和介质层13形成在半导体衬底11上。导线12形成电容器10的平板或电极。平板12以交替方式电连接到一起，以便所有的“A”板是第一极性，所有的“B”板是与第一极性相反的第二极性。

涉及平行板电容器结构的主要限制在于，随着CMOS工艺中的几何结构的尺寸缩小，板间的最小距离不改变。因此，在减小尺寸过程中不能实现电容密度的增加。

现有技术中还公知各种其它具有高电容密度的电容器结构，如双多晶硅电容器和栅氧化物电容器。然而，双多晶硅电容器不适于深亚微米CMOS工艺。栅氧化物电容器一般不用在深亚微米CMOS工艺中，因为它们具有影响产量和可靠性的大栅极面积，它们产生随着电压改变的电容，并且可能经受能击穿栅极氧化物的高电压。

用于动态随机存取存储器(DRAMs)的沟槽电容器结构具有高电容密度。通过在衬底中刻蚀沟槽和用导电和绝缘材料填充沟槽以形成垂直电容器结构，由此形成这种电容器。然而，由于沟槽电容器增加了刻蚀和沟槽填充工艺，因此这种沟槽电容器制造成本高。

在微波应用中使用交指型电容器结构。这些电容器具有紧密放置的交指型导线结构，这种结构能产生镶边(fringing)和在其间产生跨接电容以获得电容量。然而，由交指型电容器产生的跨接电容被限制到单个导体层。

因而，需要一种改进高电容密度的用于深亚微米CMOS的电容器结构。

电容器结构包括第一和至少第二层导电同心线。至少第二层导线叠加第一层导线。在第一和第二层导线之间以及第一和第二层每层中的导线之间设置介质材料。导线以交替方式电连接到相反极性的端子上，以便在每层和相邻层中的相邻线之间产生电容。该电容器特别用于深亚微米CMOS中。

通过结合附图详细介绍示出的实施例使本发明的优点、特性和各种附加特征更明显，其中：

图1是深亚微米CMOS中的常规平行板电容器结构的侧视图；

图2是用于在深亚微米CMOS中产生电容的根据本发明实施例的电容器结构的顶视平面图；

图3是沿着图2的线3-3截取的截面图；

图4是沿着图2的线4-4截取的截面图；

图5是图2的电容器结构的放大图，并且没有导体层旋转了约90度以提供每层的顶视平面图。

应该理解，附图只是用于表示本发明的概念目的的，因此没有按比例示出。

图2表示用于在深亚微米CMOS中产生电容的根据本发明的电容器结构20。电容器结构20具有比常规平行板电容器结构显著大的电容密度。

如图3-5所示，电容器结构20是用多层导体层工艺(为了表示的目的，只示出了四个导体层L1-L4)构成在半导体材料的衬底21上。第一导体层L1包括导电线22的第一同心阵列，第二导体层L2包括导电线23的第二同心阵列，第三导体层L3包括导电线24的第三同心阵列，第四导体层L4包括导电线25的第四同心阵列。导电线22-25具有形成为矩形几何结构的开路结构，然而，它们也可以形成为其它几何形状，如正方形、八边形或圆形等。在现有深亚微米CMOS技术的目前状态下，通常导线间隔约为0.5微米或更小。这样，本发明电容器的每个导体层中的同心导线之间的最小距离通常等于或小于约0.5微米。

如图3和4所示，第一介质层26填充衬底21和第一导体层L1之间的间隔；第二介质层27填充第一和第二导体层L1、L2之间的间隔以及第一导体层L1的同心线22之间的间隔；第三介质层28填充第二和第三导体层L2、L3之间的间隔以及第二层L2的同心线23之间的间隔；第四介质层29填充第三和第四导体层L3、L4之间的间隔以及第三导体层L3的同心线24之间的间隔；第五介质层30填充第四导体层和接触层31之间的间隔以及第四导体层L4的同心线25之间的间隔。同心线22-25定向成使每层中水平的或相邻导体层中垂直的任何两个相邻线具有相对定位的开口32、33、34、35。设置在开口32-35中的是导线段36、37、38、39。第二、第三和第四层L2-L4中的导线23-25和导线段37-39基本上叠加第一层L1中的对应导线22和导线段36。每个单独的导线22-25形成电极或电容器平板。

导线开口32-35的交替水平和垂直定位允许导线22-25电连接，以便一层或相邻导体层内的任何两个相邻线具有相反的电极性A和B。因此，第一和第三导体层L1和L3中的所有A导线22、24可利用穿过第二、第三、第四和第五介质层27-30延伸的第一组通路40与接触层31中的第一端子A电互连，并与设置在第二和第四导体层L2和L4的B导线的开口33、35中的导线段37、39电接触。第二和第四导体层L2和L4中的所有A导线23、25可利用穿过第三、第四和第五介质层28-30延伸的第二组通路41与第一端子A电互连，并与设置在第三导体层L3的B导线24的开口34中的导线段38电接触。第一和第三导体层L1和L3中的所有B导线22、24可利用穿过第二、第三、第四和第五介质层27-30延伸的第三组通路42与接触层31中的第二端子B电互连，并与设置在第二和第四导体层L2和L4的A导线的开口33、35中的导线段37、39电接触。第二和第四导体层L2和L4中的所有B导线23、25可利用穿过第三、第四和第五介质层28-30延伸的第四组通路43与第二端子B电互连，并与设置在第三导体层L3的A导线的开口34中的导线段38电接触。

图5最好地表示一层或相邻导体层中的任何两个相邻线的交替极性。在层L1中，最外层导线22是A极性线，向内移动的相邻导线22是B极性线，等等。在层L2中，最外层线23是B极性线，向内移动的相邻导线23是A极性线，等等。在层L3中，最外层线24是A极性线，向内移动的相邻导线24是B极性线，等等。在层L4中，最外层线25是B极性线，向内移动的相邻导线23是A极性线，等等。

本发明的电容器结构具有常规平行板电容器结构的约3倍的电容密度，因为在多个导体层中的导线之间产生并联电容C_p，在每个导体层中的相邻同心线之间产生跨接电容C_c。

通过将类似于图1所示的由五(5)个板构成并且尺寸为19.8微米×25.4微米的常规平行板电容器与由5个导体层构成并且尺寸为19.8微米×25.4微米的根据本发明的电容器对比，可看到电容密度的提高。两种电容器都是用0.25微米CNOS工艺构成的。平行板电容器结构具有约86fF的电容和约0.17fF/μm²的每单位面积电容。相反，根据本发明制成的电容器具有约273fF的电容和约0.54fF/μm²的每单位面积电容。

因为同心线的最小宽度M_w和每层中的同心线之间的最小距离M_d将有利地减小，因此本发明的电容器结构的电容密度随着半导体工艺技术中几何结构连续变小和尺寸缩小而增加。

由于导体和介质层的高度或厚度没有按尺寸减小，因此在常规多层平行板电容器结构中不可能增加电容。因此，在常规平行板电容器中板间的距离将保持约1微米。

本发明的电容器结构通常利用常规深亚微米CMOS工艺制造在硅中。本发明的电容器结构还可以利用常规深亚微米工艺制造在砷化镓或任何其它适合半导体体系中。利用深亚微米CMOS工艺在硅中的制造通常包括在硅半导体衬底的选择部分上生长或淀积第一层氧化硅以形成第一介质层。氧化硅层具有在约1微米范围内的厚度。在氧化硅的第一介质层上淀积第一金属层如铝、或高导电多晶硅层，然后利用公知掩模和干刻蚀技术确定为同心导线和导线段，以便形成第一导体层。如上所述，导线的宽度和间隔设定为工艺的最小尺寸以提高该结构的电容，即线和线间的间隔尽可能窄。

然后在导线上生长或淀积第二层氧化硅，以便形成第二介质层。氧化硅的第二介质层的厚度在约1微米范围内。在氧化硅的第二介质层中确定向下延伸到第一导体层的多个孔，然后利用常规通路制造技术用金属或多晶硅填充，以便在第二介质层中形成垂直延伸通路。在氧化硅的第二介质层上淀积第二金属层如铝或多晶硅层，然后确定为第二导体层的同心导线和导线段。用与上述相同的方法制造其余的介质层、通路、导体层和导线和导线段。

本领域的普通技术人员将认识到，可使用专用介质材料代替氧化硅(硅体系)或氮化硅(砷化镓体系)以形成介质层。例如，可使用铁电陶瓷如PLZT(镧改性的钛酸锆酸铅)形成介质层。由于PLZT具有约4700的介电常数，因此与氧化硅的3.9的介电常数相比，PLZT层的使用大大提高了电容。

普通技术人员还将认识到，本发明的电容器可用在很多应用中，如RF、模拟和数字应用。RF电路应用于匹配的电容器。每单位面积电容越大，面积越小和成本越低。在模拟电路应用中，通常可利用大电容器(KT/C)减少不希望的噪声。在数字电路应用中，大去耦电容经常是很重要的并能容易地提供有本发明的电容器。

已经参照上述实施例介绍了本发明，但是在不脱离本发明精神的情况下，可做出另外的修改和改变。因而，所有这些修改和改变应当落入所附权利要求书的范围内。