利用沟道技术和介质浮栅的每单元8位的非易失性半导体存储器结构

摘要

本申请公开了非易失性半导体存储器,用于存储多至八位的信息。该器件具有:一种导电类型的半导体衬底;在一部分半导体衬底的上面的中央底部扩散区;在底部扩散区上面的第二半导体层;以及左扩散区和右扩散区,其形成在第二半导体层中,与中央底部扩散区隔开,从而在右扩散区和中央底部扩散区之间形成第一竖直沟道。该器件还包括:捕获介质层,形成在半导体衬底、左底部扩散区、中央底部扩散区、右底部扩散区和第二半导体层的暴露部分上;以及形成在捕获介质层上面的字线。并且还公开了利用沟道技术制造这种新颖的单元的方法。

说明书

发明背景

发明领域

本发明一般涉及非易失性数字存储器，具体地说，涉及可编程非易失性存储器(诸如，常规EEPROM或闪速EEPROM)的改进的单元结构及其制造方法，该结构能够最多存储八位信息。

背景技术

非易失性存储器，例如EPROM、EEPROM和闪速EPROM，通常包括一个晶体管的矩阵，这些晶体管用作存储单比特信息的存储单元。在该矩阵中的各个晶体管具有：形成在n-型或p-型半导体衬底上的源区和漏区；形成在至少位于源区和漏区之间的半导体衬底的表面的薄的隧道介质层；位于绝缘层上用于存储电荷的浮栅(由多晶硅构成)；控制栅；以及浮栅和控制栅之间的中间介质。

传统上，中间介质由一层二氧化硅(SiO₂)构成。但是，由于氧化物/氮化物/氧化物复合结构(有时称作ONO结构)具有比单氧化物层更小的电荷渗漏(参见Chang等的美国专利No.5,619,052)，所以近来越来越多地采用这种结构代替二氧化硅。

授权给Eitan的美国专利No.5,768,192公开了：ONO结构(以及其它电荷捕获(trapping)介质)被用作绝缘层和浮栅。图1显示了在Eitan的专利中公开的现有技术的结构。在Eitan的专利中教导，在相反的方向上(即，颠倒“源”和“漏”)来编程和读取该晶体管器件，更短的编程时间仍导致所显示的阈值电压的提高。Eitan的专利提出这种结果对于减少编程时间非常有用，同时还防止了“穿通”(即，当横向电场强到无论施加的阈值电平如何都能够将电子拉(draw)到漏极时的情况。)

半导体存储器行业一直在研究不同的技术和方法来降低非易失性存储区的位成本。两种较重要的途径是尺寸缩小和多级存储。多级存储(通常称作多级单元)意味着单个单元能够表示多于一位的数据。在常规存储单元的设计中，一位数据仅由两个不同的电压电平表示，例如代表0或1的0V和5V(与一些电压容限有关)。在多级存储中，需要更多的电压范围/电流范围以对数据的多位进行编码。多个范围导致范围之间容限的减小，并且要求更高的设计技术。结果，很难设计和制造多级存储单元。一些多级存储单元的可靠性差。一些多级存储单元的读取时间比常规单比特单元长。

因此，本发明的目的在于，制造非易失性存储器结构，通过提供一种能够最多存储八位数据的结构来达到节约成本的目的，从而明显增加非易失性存储器的存储规格。本发明的另一个相关的目的在于，这种单元结构不需要利用减小的容限或先进的设计技术。

参照本发明的附图、阅读本发明的说明以及权利要求，本领域的技术人员可以清楚地理解本发明的上述和其它目的。

发明综述

本发明公开了一种单比特非易失性半导体存储器，用于存储最多八位信息。该器件具有：一种导电类型的半导体衬底；在一部分半导体衬底的上面的中央底部扩散区；在底部扩散区上面的第二半导体层；以及左扩散区和右扩散区，其形成在第二半导体层中，远离中央底部扩散区，从而在右扩散区和中央底部扩散区之间形成第一竖直沟道。该器件还包括：捕获介质层，其形成在半导体衬底、左底部扩散区、中央底部扩散区、右底部扩散区和第二半导体层的暴露部分上；以及形成在捕获介质层上面的字线。

上述结构可以通过以下步骤制造：(1)形成一种类型的半导体衬底；(2)向半导体衬底中注入一层导电类型与半导体衬底的导电类型相反的离子，形成底部扩散区；(3)在所述底部扩散区的至少一部分上生长第二半导体层；(4)向第二半导体层中注入离子，在第二半导体层中形成导电类型相同的右扩散区和左扩散区；(5)在所得到的半导体晶片上做出沟道，在半导体衬底上形成一个或多个独立单元；(6)在独立单元和半导体衬底的暴露表面上淀积捕获介质结构；以及(7)在捕获介质结构上淀积多晶硅控制栅。

附图的简要说明

图1a是沿八位非易失性存储单元的字线的剖视图，它显示了本发明的物理结构；

图1b是描绘了在本发明的单元中所存储的八位的布局的俯视图；

图1c是在半导体衬底上的多个8-位存储单元的前透视图；

图2是根据本发明的8-位存储单元的阵列的俯视图；

图3a是沿字线的部分剖视图，示出了介质浮栅将电荷存储在位1电荷存储区中的操作；

图3b是沿字线的部分剖视图，示出了部分浮栅将电荷存储在位2电荷区存储中的操作；

图4是一个曲线图，示出了颠倒编程和读取步骤的方向对本发明的八位非易失性单元结构中由每对比特所显示的阈值电压的影响；

图5a-5f是沿字线的剖视图，它示出了在根据本发明制造双位非易失性存储单元的方法中，所执行的不同步骤。

实现本发明的最佳实施方式

虽然本发明可以用许多不同形式实现，并且由多种不同的制造工艺制造，在这里的图中示出并讨论了一个特定实施例和制造方法，应该理解，这些公开的内容仅仅被认为是本发明原理的示例，而不是将本发明限制到这里所描述的实施例。

图1a和1b示出了根据本发明的八位非易失性存储单元结构100，其形成在半导体衬底101上并且结合了一部分半导体衬底101。由于每个存储单元100最好构造相同，下面假设每个单元具有单元100a的构造来描述单元100a的构造。一些与主构造不同的存储单元可以与单元100结合使用。实际上，人们期望单元100(和其它类型的单元)的变形也可能在存储器阵列的外围使用。图1c是在半导体衬底上的多个8-位存储单元的前透视图。

在半导体衬底101上，单元100具有底部扩散区102，其导电类型与衬底101的导电类型相反。在底部扩散区102的上面，形成第二半导体层103，其导电类型与衬底101的导电类型相同。在该第二半导体层，左扩散区104和右扩散区106互相分开设置，其导电类型都与底部扩散区102(在本实施例中为n⁺)的相同。结果，在左扩散区104和右扩散区106之间形成第一水平沟道区120；在右扩散区106和底部扩散区102之间形成第一竖直沟道区121；并且在左扩散区104和底部扩散区102之间形成第二竖直沟道区122。这样，完全在单个井内建立了基本的三个沟道。并且，正如下面更加全面的说明所述，每个水平和竖直沟道能够存储两位。考虑到这种双位存储和对称的设计，当相邻地制造基本互相相同的单元时，可以在两对相邻的单元的底部扩散区之间形成另外(第二)的水平沟道。特别是，如图1b所示，在单元对100a和100b的底部扩散区102a和102b之间分别形成左第二水平沟道部分123a。在单元对100a和100c的底部扩散区102a和102c之间分别形成右第二水平沟道部分123b。

每个单元100还包括薄的(隧穿)氧化物层110、氮化物层111和绝缘氧化物层112，这些层均匀地覆盖在半导体衬底101、底扩散沟道102和第二半导体层103(包括左和右扩散区)的暴露部分上(如图1a所示)，形成一个捕获介质层。在一个实施例中，氧化物层110和112的每层大约100微米厚，而氮化物层大约为50微米厚。尽管这些介质层的结构被描述为氮化物层夹在薄的隧穿氧化物和绝缘氧化物之间，但是也可以使用其它介质结构，例如SiO₂/Al₂O₃/SiO₂。

通过字线115和扩散区102、104和106的结合，来控制单元100中的各位的存取。由多晶硅直接在ONO介质结构的上面形成字线115。本领域的技术人员知道，MOS晶体管中的扩散区102、104和106在零偏置状态很难分辨；这样，在施加了高于源极的漏极偏压的端电压后限定各个扩散区的作用。这样，通过在特定的字线施加特定的偏置电压和足够高的电压，可以对不同位进行编程、读取和擦除。

单元100中的位存储部分基于这样一个发现，即，通过使用捕获介质层，可以在与一个扩散区相邻的沟道中存储并定位一位数据。另外，通过颠倒编程和读取的方向，可以避免两个电荷存储区各区之间的干扰。在图3a和3b中示出了一特定对(位1/位2)的这个方法。图3a示出了“位1”的编程和读取。为了对位1编程，把左扩散区104用作漏极端(通过施加4-6V的电压)，把右扩散区106用作源极(通过施加0V或热电子编程的低电压)，字线115施加8-10V的电压，底部扩散区都施加有电压，以避免位3-8的编程干扰。为了读取位1，把左扩散区用作源极(通过施加0V电压)，把右扩散区用作漏极(通过施加1-2V的电压)。如图3b所示，相似的操作被用作编程和读取位2。这种为编程电流存在薄的氧化物层的结构使得可以用更低的整体电压更快地编程。

如图4所示，(其中电荷被存储在位2中)，如果在不同的方向读取，定位捕获的电子具有不同的阈值电压。第一条线描述了当右扩散区用作漏极(与编程步骤的方向相同)时的阈值电压。第二条线描述了当左扩散区无用作漏极(与编程步骤的方向相反)时的阈值电压。从这两条线可以看出，通过颠倒所用的读取和编程的方向，可以具有更有效的阈值性能。通过利用设计的这方面，即使一对的两侧都用信息进行编程，通过选择左或右扩散区作为漏极，也只读取单个比特的阈值电压。

应该注意到，对于位5和位6，对各位编程和读取要求给相邻单元的底部扩散区的合适的偏置。例如，为了对位5编程，把底部扩散区102a用作漏极，把底部扩散区102c用作源极。至于对位6，将底部扩散区102a当作漏极，而底部扩散区102b当作源极。尽管图中未示出，应该理解，位5具有与相邻单元100c有关的双存储位置，同样，位6具有一个与相邻单元100b有关的存储位置。总之，假设选中的字线具有下面的不同扩散区的偏置，可以实现单个单元的八位的编程：

被编程的位 位1 位2 位3 位4 位5位6 位7 位8漏极(4-6V) 104a 106a 106a 102a 102a 102a 102a 104a源极(0V) 106a 104a 102a 106a 102c 102b 104a 102a

(未指定的扩散区被偏置以避免编程干扰)

图2示出了这些偏置电压的应用和从存储器阵列中的各个单元获取数据。

这些单元的擦除能够通过一次一位或一次八位来进行。如果高电压施加到对应于与零或负的栅电压的大部分，那么所有的八位一起被擦除。如果高电压仅仅施加到对应于零或负的栅电压的一个扩散区端，那么仅擦除一位。由于中央沟道区域的单元设计，避免了过擦除现象。因此，尽管存储区位1和位2的阈值电压被过擦除，有效的阈值仍由中央沟道区决定。结果，这种结构的擦除的电压非常高，因而，适用于低功率应用。

制造的优选方法

存在多种可行的方法用于制造本发明的八位单元。特别是，下面公开一个优选的工艺，应该理解这个工艺仅仅是能够制造本发明的八位非易失性存储区结构的可能的工艺的示例。

如图5a所示，首先，将高掺杂的N+注入到P-型硅衬底101中。然后，如图5b所示，在N+掺杂层的顶部生长P-型硅外延层。图5c示出了在外延层中注入N+，形成右和左扩散沟道。然后，利用位线I掩模，在得到的晶片上开出沟道(如图5d所示)。接下来，如图5e所示淀积底层氧化物、捕获介质和顶层氧化物。最后，如图5f所示淀积多晶硅层和使用字线掩模来构图多晶硅层。

与常规EEPROM和闪速EEPROM相比，除了存储量明显增长外，由于没有浮栅，制造该结构100的工艺也更加简单。因此，可以避免在现有技术中与浮栅有关的各种困难，例如，浮栅的制造以及控制栅和浮栅之间的绝缘。另外，由于中央沟道区(其具有该结构的最大阈值)以及左、右存储区不能控制整个沟道，可以避免过擦除现象。

结构100的栅耦合比例(“GCR”)是100％。结果，结合该结构使用的编程和擦除电压能够低于标准EEPROM或闪速EEPROM单元的编程和擦除电压。这些较低的编程和擦除电压的结构，是只要求较小的泵吸效果。另外，这些较低的电压节省了一些常规的电路和工艺开支。

同样，大大提高的GCR使得结构100的读电流大大高于标准EEPROM或闪速EEPROM单元的读电流。因此，利用本发明的结构能够实现更好的性能。

上面说明书和附图仅仅解释并描述了本发明，但并不限制本发明。本领域技术人员能够在本发明的范围内对其做出修改和改变。