平衡正向压降和反向漏电流的肖特基二极管及制备方法

摘要

本发明涉及一种用于整流器的二极管分离器件，更确切的说，本发明旨在提供一种带有沟槽结构或者平面型的肖特基二极管半导体器件及制备方法。包括一个衬底和衬底之上的肖特基合金层，肖特基合金层包括由下至上依次覆盖在衬底上表面之上的肖特基势垒层、势垒调节层和金属阻挡层，可通过调整所述势垒调节层的厚度以及退火条件来调节肖特基合金层的势垒高度。

说明书

技术领域

本发明涉及一种用于整流器的二极管分离器件，更确切的说，本发明旨在提供一种带 有沟槽结构或者平面型的肖特基二极管半导体器件及制备方法，可以在肖特基二极管的正 向压降和反向漏电流之间取得较佳的平衡状态。

背景技术

在交流到直流的转换器中，一般要求整流器具有单向导通的能力，具体而言，体现在 整流器必须在正向导通时开启电压比较低，导通电阻小，但在反向偏置时要求阻断电压高， 反向漏电流小。

肖特基二极管作为整流器件已经在电源管理中广泛使用，较之PN结二极管而言，肖 特基二极管的某些正面优势显而易见，例如具有正向开启电压低和开关速度快，其自身的 诸多优势使其常见于开关电源以及高频场合。另外，肖特基二极管的反向恢复时间非常短， 这一点是PN结二极管无法比拟的，其反向恢复时间很大程度上主要取决于整流器件的寄 生电容，而不像PN结二极管那样是由少子的复合时间来主导的。因此，集成肖特基二极 管的整流器件可以有效的降低开关功率损耗。

金属-半导体结的肖特基二极管是利用金属与半导体接触来制作的。传统的平面型肖 特基二极管的结构大致如下：硅片通常由位于下方的具有一定掺杂浓度的N+衬底和位于 衬底上方的低掺杂浓度的N-外延生长层构成，高掺杂浓度的N+衬底底面沉积下金属层形 成欧姆接触，构成肖特基二极管的阴极；低掺杂浓度的N-外延生长层顶面沉积上金属层 形成肖特基接触，构成肖特基二极管的阳极。构成阳极的金属与N型单晶硅的功函数差 形成势垒，该势垒的高低决定了肖特基二极管的特性，即较低的势垒可以降低正向导通开 启电压，但是会使反向漏电流增大，反向阻断电压降低；但是，较高的势垒会增大正向导 通开启电压，同时使反向漏电流减小，反向阻断能力增强。尤其是温度系数对漏电流有较 大的负面影响，直接导致反向击穿电压能力降低。

肖特基二极管是以金属（或金属硅化物）和半导体接触形成的二极管，具有正向压降 低、反向恢复时间很短的特点。对于二极管来说，正向功耗主要是由正向压降和电流决定 的，而二极管电流是由实际应用而预先决定的，因此想要降低功耗只能想办法降低正向压 降。对于肖特基二极管来说，势垒合金层是决定正向压降的主要因素，而势垒合金层的势 垒高度主要取决于参与合金的金属功函数和衬底功函数，例如钛（Ti）的硅化物二硅化钛 （TiSi2）势垒应用于小信号肖特基二极管可较大程度上减小肖特基二极管的正向压降。 但是，肖特基二极管的特性决定了正向压降降低时反向电流会变大。大多数肖特基二极管 器件需要同时考虑正向压降和反向电流两个参数性能，而单一金属形成的势垒层无法实现 正向压降和反向电压的调节功能。典型的，例如我们要求肖特基势垒二极管整流器件在具 有较低的正向导通压降的同时，如何克服反向漏电流过大这一苛待解决的棘手难题，是本 发明将要改善的目标。

发明内容

在本发明的一种实施例中，揭示了一种平衡正向压降和反向漏电流的肖特基二极管， 包括：一衬底和衬底之上的肖特基合金层，肖特基合金层包括由下至上依次覆盖在衬底上 表面之上的肖特基势垒层、势垒调节层和金属阻挡层，其中，肖特基合金层的势垒高度通 过调整所述势垒调节层的厚度以及退火条件来调节，藉此在降低肖特基二极管的正向压降 时抑制反向漏电流的增大。

上述平衡正向压降和反向漏电流的肖特基二极管，肖特基势垒层和势垒调节层均包括 Ti、TiN、TiSix、Ni、NiSix、Cr、Pt、Al、Mo、NiPt、Co、W、Ta中的一种或多种；金 属阻挡层包括TiN、TaN、W、WNx、TiOx中的一种或多种。

上述平衡正向压降和反向漏电流的肖特基二极管，还包括覆盖在金属阻挡层之上的顶 部金属层，金属阻挡层阻隔环境氛围里的氧气和水汽侵入肖特基势垒层、势垒调节层中， 并阻挡顶部金属层内的金属元素渗透和扩散至肖特基势垒层、势垒调节层中。

上述平衡正向压降和反向漏电流的肖特基二极管，肖特基势垒层的厚度包括10～300 纳米，势垒调节层的厚度包0.5～20纳米，金属阻挡层的厚度包括10～300纳米。

上述平衡正向压降和反向漏电流的肖特基二极管肖特，基合金层是在依次形成肖特基 势垒层、势垒调节层和金属阻挡层后，对它们共同实施一次快速热退火处理得到的，例如 包括执行700～800摄氏度、10～30秒的快速热退火处理得到的。

上述平衡正向压降和反向漏电流的肖特基二极管，肖特基合金层是在先形成肖特基势 垒层后对肖特基势垒层实施（例如包括700～800摄氏度、10～30秒）一次热处理（如快 速热退火处理），并在依次形成势垒调节层和金属阻挡层后对势垒调节层和金属阻挡层共 同实施（包括400～500摄氏度、20～40分钟）另一次热处理得到的。

在一种实施例中，本发明披露了一种平衡正向压降和反向漏电流的肖特基二极管的制 备方法，包括以下步骤：步骤S1、提供一衬底；步骤S2、由下至上在所述衬底的上表面 之上先后依次形成肖特基势垒层、势垒调节层和金属阻挡层，由它们构成一个肖特基合金 层，并通过调整所述势垒调节层的厚度以及退火条件来调节肖特基合金层的势垒高度；步 骤S3、在金属阻挡层之上制备一个顶部金属层。

上述方法形成肖特基势垒层之前，包括以下步骤：在衬底中刻蚀形成沟槽；生成绝缘 层覆盖在沟槽的侧壁和底部；填充导电材料至沟槽内；之后再形成肖特基势垒层覆盖在衬 底上表面和沟槽的上方。

上述方法，在利用PVD法形成肖特基势垒层、利用MOCVD法形成势垒调节层和利 用PVD法形成金属阻挡层后，对它们共同实施包括700～800摄氏度、10～30秒的快速 热退火处理得到肖特基合金层。

上述方法，利用PVD法形成肖特基势垒层后对其实施包括700～800摄氏度、10～30 秒的快速热退火处理；利用MOCVD法形成势垒调节层和利用PVD法形成金属阻挡层后， 对它们共同实施包括400～500摄氏度、20～40分钟的热处理得到的肖特基合金层。

附图说明

参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐 述，并不构成对本发明范围的限制。

图1A～1F是本发明的沟槽式SBD的制备方法流程示意图。

图2是平面型SBD的示意图。

具体实施方式

图1A展示了本发明的半导体衬底101，其厚度例如包括1～50微米，衬底101的导 电类型通常是N型，可理解为衬底101包含重掺杂的N+型底部衬底，和包括在底部衬底 上外延生长的相对底部衬底的掺杂浓度而相对较低的N-型外延层。先在衬底101的上表 面形成一层掩膜层200，通过涂覆在其上的光刻胶，依本领域技术人员所熟知的光刻技术， 实施光刻工艺和刻蚀工艺之后，可在这个掩膜层200中刻蚀出多个开口，然后利用带有 开口图形的掩膜层200作为刻蚀掩膜，再对衬底101执行刻蚀，形成多个位于衬底101 顶部的平行排列的沟槽102。在一些可选但非限制的实施例中，掩膜层200可以是单层 结构，例如SiO2，也可以是多层结构，例如SiO2、SiN的复合层。

在图1B中，在沟槽102的侧壁和底部形成一层衬垫绝缘层103，衬垫绝缘层103 因为需要承受一定程度的高压，往往需要是致密性较好的薄膜，例如可以是热氧化法生成 的一层二氧化硅层，譬如在900～1000摄氏度左右的条件下干氧氧化70～100分钟。注意 这里衬垫绝缘层103采用SiO2仅仅是作为示范，其实衬垫绝缘层103还可以是品质较 好的氮化硅之类的绝缘薄膜，其制备方式除了热氧化法，还有化学气相淀积或物理气相淀 积等方法来形成，例如衬垫绝缘层103的厚度值在50纳米至1500纳米之间，较佳的可 以取80～200纳米。

在图1C中，先将导电材料115，典型的例如将多晶硅沉积在前述掩膜层200的上方， 导电材料115与此同时还填充在各个沟槽102内，注意掩膜层200中的各个开口内亦被 导电材料115所填充。实质上获得导电材料115的方式有多种，诸如可通过化学气相沉 积（Chemical Vapor Deposition，CVD）或外延生长或物理气相沉积（Physical vapor  deposition，PVD）的等方式实现，此步骤中往往还需要向导电材料115中掺杂一些掺杂 物，掺杂方式可以是原位掺杂或者先沉积后掺杂。其后，如图1D，需要移除掉位于掩膜 层200上方的导电材料115，而仅仅保留位于各个沟槽102内的导电材料115，典型的 例如对导电材料115实施化学机械研磨（CMP）或者干法回蚀均可。如果优选是回蚀， 刻蚀终点为掩膜层200的上表面，但是往往因为过刻蚀效应，致使掩膜层200中各个开 口内的导电材料115的顶端面从前述掩膜层200的上表面略微向下凹陷，呈现为沟槽102 内的导电材料115的顶端面将位于前述掩膜层200的上表面以下。经导电材料115的研 磨或回刻蚀工艺之后，每个沟槽102内的导电材料115被保留。之后如图1D，利用例如 含有H3PO4之类的多种可选的腐蚀液，腐蚀掉前述掩膜层200，将衬底101的上表面裸 露出来，并将沟槽102内的导电材料115的顶端面裸露出来，进行表面清洗。

在图1E中，先用PVD工艺沉积一层肖特基势垒层116，覆盖在衬底101的上表面， 一般可以理解为沉积在衬底101的较低掺杂浓度的外延层的上表面，以便与衬底101的 上表面形成肖特基接触，同时肖特基势垒层116还与沟槽102内的导电材料115形成电 性接触，例如良好的欧姆接触。例如肖特基势垒层116厚度包括10～300纳米，较佳的包 括取值30～80纳米，如可以是沉积的一层60纳米的Ti薄膜。然后再利用金属有机化合 物化学气相淀积法（Metal-organic Chemical Vapor Deposition，MOCVD）的工艺沉积 势垒调节层117，覆盖在肖特基势垒层116上，其厚度值包括0.5～20纳米，较佳的包括 取值1～10纳米，例如其具有5纳米左右的厚度值。势垒调节层117较薄，其厚度值比肖 特基势垒层116的厚度值要小得多。之后再利用PVD法形成金属阻挡层118覆盖在势垒 调节层117上，其厚度值包括10～300纳米，较佳的包括取值30～80纳米，例如沉积一 层150纳米厚度的TiN。实质上，这些示出的范围值在这里仅仅是示范性的给出，作为参 考，并不构成本发明的限制条件。

在一些实施例中，肖特基势垒层116包括Ti、TiN、TiSix、Ni、NiSix、Cr、Pt、Al、 Mo、NiPt、Co、W、Ta中的一种或多种，势垒调节层117也包括这些材质中的一种或多 种。而金属阻挡层118则包括TiN、TaN、W、WNx、TiOx中的一种或多种。对于表征 TiSi化合物的TiSix，或是表征NiSi化合物的NiSix，或是表征WN化合物的WNx而言， 各下标X可实际需求来取值。

在一些实施例中，在衬底101的上表面依次由下至上沉积肖特基势垒层116、势垒 调节层117、金属阻挡层118之后，对这三者它们共同实施包括700～800摄氏度、10～30 秒条件下的一次热处理，如快速热退火处理，形成肖特基二极管的势垒层，并得到一个包 括它们三者的肖特基合金层150，例如在150℃和20秒条件下的快速热退火处理。肖特 基合金层150和衬底101之间的功函数差形成势垒，该势垒的高低决定了肖特基二极管 （Schottky Barrier diode，SBD）的特性。

在一些实施例中，先形成肖特基势垒层116后对其实施包括700～800摄氏度、10～30 秒的快速热退火处理（例如在150℃和20秒条件下），这是第一次热处理，是一个快速 热退火处理步骤，并在依次形成势垒调节层117和金属阻挡层118后对它们两者共同实 施包括400～500摄氏度、20～40分钟的另一次热处理（例如在460℃和30分钟条件下）， 这是第二次热处理，但不是一个快速热退火处理步骤，第一次的快速热退火的温度高于第 二次热处理的温度，但第一次的快速热退火处理的持续时间短于第二热处理的持续时间， 最终得到包括它们三者的肖特基合金层150。同样能保证SBD具有较低的正向导通压降， 但反偏SBD时其反向漏电流并不大，详细细节后续内容将一一阐释。

对与肖特基金属间形成接触的半导体衬底而言，衬底的材料和其掺杂浓度一定的情况 下，肖特基势垒高度主要决定于形成肖特基接触的金属功函数，特定的金属只会对应一个 固定的功函数值。采用单一金属层制备的肖特基二极管的势垒高度也因此决定于该金属材 料，体现在势垒高度比较固定和单一，难以在SBD的正向导通压降和反向漏电流之间进 行取舍，无法实现正向压降和反向电流的调节功能，因为实质上，我们希望SBD能够满 足不同的器件应用对于正向压降和反向电流的不同要求。而在肖特基合金层150中引入 另一种不同的材料可使得肖特基势垒高度发生变化，而通过调整该势垒调节层117的材 料的厚度以及退火工艺可达到调节肖特基势垒高度的作用，进而达到对肖特基二极管的正 向电压和反向电流进行调节的作用，实现两者的平衡。

通常而言，较低的势垒可以降低正向导通开启电压，但是会使反向漏电流增大，但本 发明中，势垒调节层117经过调整厚度以及退火条件时，可以保障肖特基合金层150具 有较低的正向导通电压Vf，但在反向偏置SBD时却不会产生很大的反向漏电流Ir，反向 阻断电压并不会大幅度降低。另外一方面，仍然依赖势垒调节层117厚度以及退火条件 的调整，可调整肖特基合金层150具有较高的势垒使反向漏电流减小时候，反向阻断能 力增强，但是并不会很大幅度的增大正向导通开启电压。以本发明，调节层的厚度以及退 火条件的改变，可实现降低肖特基二极管的正向压降时抑制反向漏电流的增大。

在图1F中，在金属阻挡层118之上制备一个顶部金属层119，顶部金属层119包括 1～10微米的厚度，常常是一些例如包含了AiSiCu之类的金属材料，顶部金属层119对 它下方肖特基合金层150的负面影响是，顶部金属层119内包含的金属元素往往会向肖 特基合金层150内扩散，造成肖特基合金层150的势垒高度偏移期望值，但本发明好在 提供一个金属阻挡层118来阻挡顶部金属层119内的金属元素渗透和扩散至肖特基势垒 层116、势垒调节层117中，这对于抑制肖特基合金层150相对衬底101的势垒高度发 生不可预估的波动很重要。此外，金属阻挡层119还可以阻隔环境氛围里的氧气和水汽 侵入肖特基势垒层116、势垒调节层117中，防止肖特基势垒层116、势垒调节层117的 电学性能不至受到恶劣环境因素的影响。

图2显示了另一种平面型的SBD器件的实施例，与图1F沟槽式的SBD器件不同， 此时衬底101中并未形成任何沟槽，而是直接在衬底101的上表面依次由下至上沉积肖 特基势垒层116、势垒调节层117、金属阻挡层118，其中肖特基势垒层116接触衬底101 的上表面，或说是轻掺杂的外延层的上表面，衬底101没有沟槽可以节省更多的衬底101 上表面的面积，换言之，肖特基势垒层116与衬底101的肖特基接触面更大。

此外，虽然图中未示意出，应当理解，衬底101的下表面还有设置有一个底部金属 层，与顶部金属层作为SBD的阳极端相对应，底部金属层与衬底101之间形成欧姆接触， 并作为SBD的阴极端。

以上，通过说明和附图，给出了具体实施方式的特定结构的典型实施例，上述发明提 出了现有的较佳实施例，但这些内容并不作为局限。对于本领域的技术人员而言，阅读上 述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发 明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内 容，都应认为仍属本发明的意图和范围内。