具有在漂移区下面的腔体的DMOS晶体管

摘要

一种在绝缘体上的硅（SOI）结构（102）上形成的横向DMOS晶体管（300）由于在所述SOI结构的体区（104）中形成的腔体（310）而具有较高的击穿电压。所述腔体露出位于所述DMOS晶体管的漂移区的垂直正下方的所述SOI结构的绝缘体层（106）的底表面的一部分。

说明书

技术领域

本发明涉及DMOS晶体管，并且更具体地涉及具有在漂移区下面的腔体 的DMOS晶体管。

背景技术

金属-氧化物-半导体（MOS）晶体管是一种众所周知的器件，其具有重掺 杂的源极和漏极半导体区，二者被相反导电类型的轻掺杂沟道半导体区分隔 开。MOS晶体管也具有位于沟道半导体区上方的氧化层以及接触氧化层并位 于沟道半导体区上方的金属栅极。除了金属，MOS晶体管的栅极通常也由掺 杂的多晶硅形成。

双扩散MOS（DMOS）是一种功率晶体管，其具有被称为漂移区的大的 轻掺杂漏极半导体区，该漂移区接触沟道半导体区并且通常位于沟道半导体 区和重掺杂漏极半导体区之间。DMOS晶体管一般形成为源极和漏极垂直分 开的垂直器件，并形成为源极和漏极水平分开的横向器件。

在操作中，垂直DMOS晶体管通常比横向DMOS晶体管提供更好的性能 （例如，更低的导通状态漏源电阻）。然而，横向DMOS晶体管通常更容易 制作，因此比生产垂直DMOS晶体管更便宜。

图1示出说明常规横向DMOS晶体管100的示例的横截面图。如图1所 示，DMOS晶体管100包括绝缘体上的硅（SOI）结构102，该SOI结构包括 体区104、覆盖体区104的顶表面的厚度约为0.4μm的绝缘体层106以及接触 绝缘体层106的顶表面的厚度约为0.8μm的单晶半导体区108。

另外，SOI结构102包括沟槽隔离结构TOX，其延伸穿过单晶半导体区 108以接触绝缘体层106并形成单晶半导体区108的数个隔离区。（为清晰起 见仅示出单晶半导体区108的一个隔离区）。

进一步如图1所示，单晶半导体区108包括接触绝缘体层106的p型阱 110、接触p型阱（并设置DMOS晶体管100的阈值电压）的p-本体区112 以及接触绝缘体层106、p型阱110和p-本体区112的n-漂移区114。

单晶半导体区108还包括接触n-漂移区114并与p-本体区112间隔开的 n+漏极区120、接触p-本体区112并与n-漂移区114间隔开的n+源极区122 以及接触p-本体区112的p+接触区124。因此，n-漂移区114接触包括p型 阱110、p-本体区112和p+接触区124的掺杂区。同样地，p-本体区112的沟 道区126水平地位于n-漂移区114和n+源极区122之间并与二者接触。

另外如图1所示，横向DMOS晶体管100进一步包括在沟道区126上方 接触p-本体区112的栅极氧化层130以及在沟道区126上方接触栅极氧化层 130的栅极132。栅极132可以用金属或掺杂的多晶硅来实现。

在操作中，第一正电压被置于n+漏极区120上并且第二正电压被置于栅 极132上，同时接地电压被置于n+源极区122和p+接触区124上。响应于这 些偏置条件，p-本体区112的沟道区126倒置，并且电子从n+源极区122流 到n+漏极区120。

DMOS晶体管的一个重要特性是晶体管的击穿电压BVdss，其为在漂移 区114至本体区112的结击穿或绝缘体层106击穿之前可以被置于n+漏极区 120上的最大断态电压（以较低者为准）。由于DMOS晶体管是功率晶体管， 存在处理较大电压的需求，因此需要增加晶体管的击穿电压BVdss。

Udrea等人的美国专利6,703,684教导了横向DMOS晶体管的击穿电压 BVdss可以通过移除位于DMOS晶体管下面的部分体区104来增大。图2示 出说明常规Udrea DMOS晶体管200的示例的横截面图。

Udrea DMOS晶体管200与DMOS晶体管100类似，并且因此使用相同 的参考数字来指示两种DMOS晶体管共有的结构。如图2所示，Udrea DMOS 晶体管200与DMOS晶体管100的不同之处在于Udrea DMOS晶体管200具 有背面开口210，该背面开口延伸穿过体区104以暴露出位于DMOS晶体管 200下面的绝缘体层106的一部分。

然而，尽管Udrea DMOS晶体管200增加了晶体管的击穿电压BVdss， 但是背面沟槽蚀刻显著增加了工艺流程的复杂度，需要厚SOI晶片用于使蚀 刻停止进行，并且可能需要高费用支出来购买该工艺流程所需要的设备。

附图说明

图1是示出常规横向DMOS晶体管100的示例的横截面图。

图2是示出常规Udrea DMOS晶体管200的示例的横截面图。

图3是示出根据本发明的DMOS晶体管300的示例的横截面图。

图4是进一步示出根据本发明的DMOS晶体管300的操作的图表。

图5A-5C至图19A-19C是示出根据本发明形成DMOS晶体管的方法的图 示。图5A-19A是平面图。图5B-19B是图5A-19A中沿着线5B-5B至19B-19B 获取的横截面图。图5C-19C是图5A-19A中沿着线5C-5C至19C-19C获取的 横截面图。

图20是示出根据本发明的可替换实施例的DMOS晶体管2000的示例的 横截面图。

图21A-21B是进一步示出根据本发明的DMOS晶体管2000的操作的图 表。

具体实施方式

图3示出说明根据本发明的DMOS晶体管300的示例的横截面图。如在 下文中更详细地描述，通过在SOI结构的体区内形成腔体增加了DMOS晶体 管300的击穿电压BVdss。

DMOS晶体管300与DMOS晶体管100类似，并且因此使用相同的参考 数字来指示两种晶体管共有的结构。如图3所示，DMOS晶体管300与DMOS 晶体管100的不同之处在于DMOS晶体管300在体区104中具有暴露出绝缘 体层106的部分底表面的腔体310。绝缘体层106的该部分底表面进而位于 n-漂移区114的垂直正下方。

腔体310是具有深度D的单独区域，并且在图3的示例中是位于一部分 栅电极132的垂直正下方的部分。作为替代，腔体310的任何部分都可以不 位于任何部分栅电极132的垂直正下方。如所描述，DMOS晶体管300包括 横向pn二极管（p-本体区112和n-漂移区114）和垂直隔离场板。

DMOS晶体管300与DMOS晶体管100的操作相同，除了当对n+漏极区 120施加电压时，由于RESURF（降低表面场）原理，穿过绝缘体层106的电 场垂直分量感应生成穿过n-漂移区114和绝缘体层106的空间电荷耗尽区， 进而降低横向电场。降低的横向电场增加了DMOS晶体管300的击穿电压 BVdss，进而允许DMOS晶体管300以更高的漏极电压电平进行操作。

图4示出进一步说明根据本发明的DMOS晶体管300的操作的图表。该 图表比较了模拟击穿电压BVdss对比DMOS晶体管300的腔体310的深度D。 如图4所示，通过腔体310的正确深度D，可以实现超过700V的击穿电压 BVdss。

另外，图4也示出了DMOS晶体管300的通态漏源电阻r_DS(ON)和腔体310 的深度D之间的关系。进一步如图4所示，随着腔体310的深度D增加，通 态漏源电阻r_DS(ON)大致呈线性增长。DMOS晶体管是功率晶体管，因此在导通 时可以传递较大的电流。因此，该晶体管的较低的通态漏源电阻r_DS(ON)是重要 的因素。

进一步地，（腔体310中的）硅、氧化物和空气具有非常不同的介电常 数（例如分别为11.9、3.9和1.0）。数值越低，被吸引到该区域的电场线越 多。然而，随着腔体310的深度D增加，更少的电场线可以被吸引到该区域。 介电常数越低，对这种效应越好。

当腔体310的深度D非常大时，电位线自由地伸展到腔体310内，并且 绝缘体层106的厚度不再限制击穿电压BVdss。因此，当腔体310的深度D 非常大时，应该极大地减少n-漂移区114的掺杂。

在图4的示例中，当腔体的深度D约为1.5μm时，可以实现具有超过700V 的击穿电压BVdss和较低的通态漏源电阻r_DS(ON)的DMOS晶体管（其中绝缘 体层106的厚度约为0.4μm并且半导体区108的厚度约为0.8μm）。

图5A-5C至图19A-19C示出说明根据本发明形成DMOS晶体管的方法的 视图。图5A-19A是平面图，而图5B-19B是图5A-19A中沿着线5B-5B至 19B-19B获取的横截面图，图5C-19C是图5A-19A中沿着线5C-5C至19C-19C 获取的横截面图。

如图5A-5C所示，该方法使用常规形成的SOI晶片502，该SOI晶片包 括厚度约为750μm的体区504、覆盖体区504的顶表面的厚度约为0.4μm的 绝缘体层506以及接触绝缘体层506的顶表面的厚度约为0.45μm的单晶半导 体区510。

另外，SOI晶片502包括沟槽隔离结构TOX，该沟槽隔离结构延伸穿过 单晶半导体区510以接触绝缘体层506并形成单晶半导体区510的数个隔离 区。（为了清晰起见仅示出单晶半导体区510的一个隔离区）。

进一步如图5A-5C所示，该方法开始于通过例如低压化学气相沉积 （LPCVD）将衬垫氧化层512沉积到单晶半导体区510上，紧接着通过例如 LPCVD将氮化硅层514沉积到衬垫氧化层512上。

然后，在氮化硅层514的顶表面上形成图案化的光致抗蚀剂层516。图案 化的光致抗蚀剂层516是以常规方式形成的，包括沉积光致抗蚀剂层以及投 射光经过被称为掩模的图案化的黑色/透明玻璃板以在光致抗蚀剂层上形成图 案化的图像。光会软化暴露于光中的光致抗蚀剂区。紧接着软化的光致抗蚀 剂区被去除。

如图6A-6C所示，在形成图案化的光致抗蚀剂层516之后，以常规方式 各向异性地蚀刻氮化硅层514和衬垫氧化层512的露出区从而露出单晶半导 体区510的表面上的一些区域，并由此形成图案化的硬掩模520。因此，图案 化的硬掩模具有由氮化硅层514和衬垫氧化层512的蚀刻限定的图案。在该 蚀刻之后，以常规方式去除图案化的光致抗蚀剂层516。

如图7A-7C所示，在形成硬掩模520之后，各向异性地干法蚀刻单晶半 导体区510和绝缘体层506的露出区域以形成数个开口522，其中每个开口露 出体区504的顶表面。开口522可以延伸穿过单晶半导体区510的一些区域， 这些区域随后将被注入以形成轻掺杂漂移区并因此充当横向RESURF区，或 者形成重掺杂区。作为替代，开口522可以通过沟槽隔离结构TOX形成。

接下来，如图8A-8C所示，氧化SOI晶片502以在通过蚀刻露出的硅表 面上形成氧化层524。紧接着常规地沉积氮化硅层。然后以常规方式各向异性 地回蚀刻氮化硅层和氧化层524从而露出体区504的顶表面，并形成对齐开 口522的侧壁的侧壁间隔件526。

如图9A-9C所示，在形成侧壁间隔件526之后，以常规方式通过对硅有 选择的蚀刻剂来湿法蚀刻SOI晶片502，从而在体区504中形成腔体530。另 外，相邻开口522之间的腔体530的底表面由于使用湿法各向同性蚀刻而具 有尖端532。开口522的密度应被设置成使得尖端532的高度最小化。

另外如图9B所示，腔体530在单晶半导体区510的晶体管部分534和绝 缘体层506的下衬部分之下延伸。一旦腔体530形成，以常规工艺去除氮化 硅层514和侧壁间隔件526的氮化物部分。

在去除氮化硅层514和侧壁间隔件526的氮化物部分之后，如图10A-10C 所示，通过例如化学气相沉积在衬垫氧化层512上沉积盖帽氧化层536。进一 步如图10A-10C所示，盖帽氧化层536覆盖但不填满开口522。

接下来，如图11A-11C所示，以常规方式平坦化SOI晶片502将位于单 晶半导体区510的顶表面上方的衬垫氧化层512和部分盖帽氧化层536去除， 从而露出单晶半导体区510的顶表面。

例如，可以首先在盖帽氧化层536上沉积平坦化材料以形成平坦表面。 然后可以使用以基本相同速率蚀刻平坦化材料和氧化物（盖帽氧化层536和 衬垫氧化层512）的蚀刻剂对SOI晶片502进行湿法蚀刻。该蚀刻继续进行直 到露出单晶半导体区510的顶表面。

作为替代，可以使用化学机械抛光来去除氧化物的上面部分，但是不太 可能用于露出单晶半导体区510的顶表面，除非可以在不损坏单晶半导体区 510的顶表面的情况下执行化学机械抛光。

另外，进一步如图11A-11C所示，平坦化过程形成氧化物塞540。在平 坦化并露出单晶半导体区510的顶表面之后，如图12A-12C所示，将p型掺 杂剂（例如硼）均匀注入（blanket implanted）到单晶半导体区510的顶表面 中以设置将要形成的p型阱区的掺杂剂浓度。作为替代，可以在平坦化SOI 晶片502之前执行该均匀注入。

接下来，如图13A-13C所示，在单晶半导体区510的顶表面上形成非导 电层542如栅极氧化物。在形成非导电层542之后，形成多晶硅层544以接 触栅极氧化层542。

一旦形成多晶硅层544，使用例如剂量为1.79×10¹⁶原子数/cm³和注入能 量为30KeV的n型均匀注入来掺杂多晶硅层544。然后以常规方式在多晶硅 层544上形成图案化的光致抗蚀剂层546。

接下来，如图14A-14C所示，以常规方式蚀刻掉多晶硅层544的露出区 域以形成栅极550。然后使用常规步骤去除图案化的光致抗蚀剂层546。然后， 如图15A-15C所示，以常规方式在单晶半导体区510上方形成图案化的光致 抗蚀剂层552。

接下来，将n型掺杂剂（例如磷）注入到单晶半导体区510的顶表面以 形成n-漂移区554，并且由此也形成p型阱区556。例如，n-漂移区554可以 具有约为1×10¹⁶原子数/cm³的掺杂剂浓度和约为30-50μm的长度。随着腔体 530的深度D增加，掺杂减少。

作为替代，可以通过使用多重图案化的光致抗蚀剂层来形成具有梯度掺 杂浓度的n-漂移区554。例如，与栅极550最近的n-漂移区554的区域可以 具有约8×10¹⁵原子数/cm³的掺杂剂浓度，并线性增加到离栅极550最远的区 域中约3×10¹⁶原子数/cm³的掺杂剂浓度。然后以常规方式去除图案化的光致 抗蚀剂层552。

在去除图案化的光致抗蚀剂层552之后，如图16A-16C所示，以常规方 式在单晶半导体区510的上方形成图案化的光致抗蚀剂层560。然后将n型掺 杂剂（例如砷）注入到单晶半导体区510的顶表面上以形成n+源极区562和 n+漏极区564。例如，n+源极区562和n+漏极区564可以具有1×10¹⁸原子数 /cm³的掺杂剂浓度。然后以常规方式去除图案化的光致抗蚀剂层560。

在去除图案化的光致抗蚀剂层560之后，如图17A-17C所示，以常规方 式在单晶半导体区510的上方形成图案化的光致抗蚀剂层566。然后以一定的 角度将p型掺杂剂（例如硼）注入到单晶半导体区510的顶表面以形成p-本 体区568。该注入过程设置将要形成的DMOS晶体管的阈值电压。然后以常 规方式去除图案化的光致抗蚀剂层566。

在去除图案化的光致抗蚀剂层566之后，如图18A-18C所示，以常规方 式在单晶半导体区510的上方形成图案化的光致抗蚀剂层569。然后将p型掺 杂剂（例如硼）注入到单晶半导体510的顶表面以形成接触p-本体区568的 p+接触区570。例如，p+接触区570可以具有1×10¹⁸原子数/cm³的掺杂剂浓 度。

因此，n-漂移区554接触包括p型阱区556，p-本体区568和p+接触区 570的掺杂区。同样地，p-本体区568的沟道区572水平地位于n-漂移区554 和n+源极区562之间并与二者接触。（可以进行额外的垂直p型注入，以便 例如以上述同样的方式（即形成掩模、注入、移除掩模）在位于n+源极区562 和p+接触区570下方的p-本体区568中形成深p型区，以进一步修整p型区。）

接着，如图19A-19C所示，以常规方式去除图案化的光致抗蚀剂层569。 使用常规的快速热处理工艺来向内驱动并激活注入物。（作为替代，注入物 可以被多次向内驱动并激活，例如在每一次注入之后）。一旦注入物被向内 驱动并激活，该方法继续进行常规的后端处理步骤来完成DMOS晶体管的形 成。

因此，本发明公开了一种在SOI晶片502中形成具有腔体530的横向 DMOS晶体管。该方法通过选择性蚀刻穿过单晶半导体区510和绝缘体层506 的数个开口以暴露出SOI晶片502的体区504上的相应数量的区域来形成腔 体530。

该方法也形成数个侧壁间隔件以接触数个开口522的侧壁，并且穿过数 个开口522湿法蚀刻体区504以形成位于每个开口522下方的单个的腔体530。 一旦形成腔体530，该方法也形成插入开口522中的数个塞540。

图20示出说明根据本发明的DMOS晶体管2000的示例的横截面图。 DMOS晶体管2000与晶体管300类似，并且因此使用相同的参考数字来指示 两种晶体管共有的结构。

如图20所示，DMOS晶体管2000与DMOS晶体管300的不同之处在于 DMOS晶体管2000使用n-漂移区2010代替n-漂移区114。而n-漂移区2010 比n-漂移区114更薄，因此允许一部分p型阱区110位于n-漂移区2010下方。

另外，腔体310也更短以便最接近栅极132的腔体310的边缘和与最接 近腔体310的栅极132的边缘重合的垂线水平间隔开一水平间隔距离X_SON。 在这种情况下，腔体310位于少于全部漂移区2010的垂直正下方。

除了穿过位于n-漂移区2010和在n-漂移区2010下方的部分p型阱区110 之间的结的耗尽区基本覆盖n-漂移区114以及一部分p型阱区110位于n-漂 移区114下方之外，DMOS晶体管2000与DMOS晶体管300以相同的方式 操作。

DMOS晶体管2000可以通过在单晶半导体区510中注入p型掺杂剂而具 有约为每立方厘米2.5×10¹⁵原子数/cm³的掺杂剂浓度，然后在沟槽隔离区 TOX形成之前在单晶半导体510的顶表面上生长n型外延层而形成。

另外，形成较少的开口522以便在湿法蚀刻体区504时缩短腔体530的 长度。同样地，在随后形成n-漂移区2010时，以较低的注入能量形成具有约 为3.0×10¹⁵原子数/cm³的掺杂剂浓度的n-漂移区2010。

图21A和图21B示出进一步说明根据本发明的DMOS晶体管2000的操 作的图表。图21A中的图表比较模拟击穿电压BVdss对比DMOS晶体管2000 的腔体310的深度D。如图21A所示，通过腔体310的正确深度D，可以实 现约600V的击穿电压BVdss。

图21B中的图表比较了模拟击穿电压BVdss对比水平间隔距离X_SON（在 栅极132的边缘与腔体310的边缘之间测量）。如图21B所示，当栅极132 的边缘与腔体310的边缘之间存在较小的水平间隔时，可以实现最高的击穿 电压。

在图20的示例中，当腔体310的厚度约为14μm时，可以实现具有约为 600V的击穿电压BVdss的DMOS晶体管（其中绝缘体层106的厚度约为 1.0μm，n-漂移区2010的厚度约为2.25μm，以及位于n-漂移区2010正下方的 p型阱区110的厚度约为2.2μm）。因此，尽管DMOS晶体管2000比DMOS 晶体管300具有稍微较低的击穿电压BVdss，但实质上DMOS晶体管2000 中的腔体310的深度D更大。

本发明所涉及领域的技术人员将认识到，在不偏离所要求保护的发明范 围的情况下，可以对所描述的实施例做出各种修改并且许多其他的实施例是 可能的。