使源/漏区更接近沟道区的MOS器件及其制作方法

摘要

本发明涉及使源/漏区更接近沟道区的MOS器件及其制作方法，包括提供初始结构，包括衬底，有源区，及栅极叠层；在栅极叠层两侧的有源区中进行离子注入，使得部分衬底材料预非晶化以形成非晶态材料层；形成第一侧墙；以第一侧墙为掩蔽，进行各向异性刻蚀，形成凹槽，在第一侧墙下方的非晶态材料层得以保留；利用表现出对非晶态材料层各向同性并且对其刻蚀速率大于或基本等于对衬底材料{100}、{110}面的刻蚀速率但远大于对衬底材料{111}面的刻蚀速率的腐蚀溶液进行湿法刻蚀，从而将第一侧墙下方的非晶态材料层去除，导致在非晶态材料层下方的衬底材料暴露在所述溶液中并被刻蚀，最终形成延伸到栅极叠层下方附近区域的Sigma形凹槽；在Sigma形凹槽内外延形成硅锗。

说明书

技术领域

本发明涉及半导体领域，特别涉及使源/漏区更接近沟道区的MOS器件及其制作方法。

背景技术

进入90nm节点后，应变硅技术成为一种通过抑制短沟道效应、提升载流子迁移率来提高MOSFET器件性能的基本技术。提出了诸如浅沟槽隔离（STI）技术、应力接近技术（SPT）、源/漏区硅锗嵌入技术、金属栅应力技术、刻蚀停止层（CESL）技术等应力技术。

在90nm、65nm阶段，PMOS源/漏区硅锗嵌入技术使用包括对源/漏区进行各向异性干法刻蚀，然后在所得到的凹槽中外延生长硅锗的步骤的方法来向沟道提供压应力，从而提高了PMOS的性能。在45nm、32nm阶段，在对源/漏区位置进行刻蚀方面做出了改变，即，利用侧墙作为掩蔽，对源/漏区位置先进行各向异性的干法刻蚀形成凹槽（如图6a所示），然后再通过四甲基氢氧化铵（TMAH）等溶液对上述干法刻蚀出的凹槽进行湿法刻蚀以进一步形成Sigma形凹槽，如图6b所示，其中Sigma形凹槽的底面为{100}面，而两个斜面为{111}面，{111}面在图6b中的起点与侧墙外缘基本对齐。接着在Sigma形凹槽中外延生长硅锗（e-SiGe）。然而，在上述形成Sigma形凹槽的方法中，由于需要先对源/漏区进行各向干法刻蚀而形成较深的凹槽，往往需要相应的掩蔽侧墙厚度较厚，这样即便之后利用TMAH溶液进行湿法刻蚀，由于刻蚀起点在掩蔽侧墙的外缘，所以Sigma槽离沟道相对较远，从而难以使得PMOS器件的性能进一步提升。

发明内容

为了解决上述问题，本发明提出了一种使源/漏区更接近沟道区的MOS器件及其制作方法。通过本发明，使Sigma形凹槽的两个{111}面交界处更加靠近沟道，从而对沟道引入更大的应力。

为此，本发明一方面涉及一种PMOS器件的制作方法，包括以下步骤：提供初始结构，其包括衬底，在衬底中形成的包括沟道区的有源区，以及在沟道区上方形成的栅极叠层；在栅极叠层两侧的有源区中进行离子注入，从而使得部分衬底材料预非晶化以形成非晶态材料层；在栅极叠层两侧形成第一侧墙；以第一侧墙为掩蔽，进行自对准各向异性刻蚀，从而形成凹槽，在第一侧墙下方的非晶态材料层得以保留；利用表现出对非晶态材料层各向同性并且对其刻蚀速率大于或基本等于对衬底材料{100}、{110}面的刻蚀速率但远大于对衬底材料{111}面的刻蚀速率的腐蚀溶液进行湿法刻蚀，从而将第一侧墙下方的非晶态材料层迅速去除，导致在非晶态材料层下方的衬底材料暴露在所述溶液中并被刻蚀，最终形成延伸到栅极叠层下方附近区域的Sigma形凹槽；以及在Sigma形凹槽内外延形成硅锗。

本发明另一方面涉及一种CMOS器件的制作方法，包括使用如上所述的方法形成PMOS以及使用常规方法形成NMOS的步骤。

本发明另一方面涉及一种PMOS器件，包括：衬底；在衬底中形成的包括沟道区的有源区；在沟道区上方形成的栅极叠层；在栅极叠层两侧形成的第一侧墙；在栅极叠层两侧的有源区中形成的非晶态材料层，所述非晶态材料层使得通过利用表现出对非晶态材料层各向同性并且对其刻蚀速率大于或基本等于对衬底材料{100}、{110}面的刻蚀速率但远大于对衬底材料{111}面的刻蚀速率的腐蚀溶液进行湿法刻蚀所形成的Sigma形凹槽延伸到栅极叠层下方附近区域，进而使得外延形成在所述Sigma形凹槽内的硅锗向沟道区引入较常规工艺更大的压应力。

本发明另一方面涉及一种CMOS器件，包括如上述的PMOS以及常规的NMOS。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1a-b、2-5示出根据本发明所形成的器件结构在各阶段的截面图；以及

图6a-6b示出根据现有技术所形成的器件结构的截面图；

应当注意的是，本说明书附图并非按照比例绘制，而仅为示意性的目的，因此，不应被理解为对本发明范围的任何限制和约束。在附图中，相似的组成部分以相似的附图标号标识。

具体实施方式

以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。

在附图中示出了根据本发明实施例的层结构示意图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

第一实施例：本发明在后栅PMOS器件中的应用

在图1a中，提供衬底10，衬底10可以为常规硅衬底也可以为绝缘体上硅（SOI）衬底。衬底的厚度可以为任意厚度，只要其机械强度足以支撑芯片即可。并且衬底可以被施加应力、未施加应力或在其中包含应变区或非应变区。

在提供了衬底10后，优选地，通过利用本领域所熟知的传统技术，在所述衬底10内形成如图中所示的隔离区20，隔离区例如是浅沟槽隔离区（STI），也可以是场隔离区，另外隔离区材料可以是具有应力的材料或无应力的材料。

在位于隔离区20之间的衬底中注入形成有源区30，其中在待形成的栅极下方的有源区充当沟道区。

之后形成栅极叠层作为牺牲栅，其中栅极叠层包括在沟道区上方形成的栅电介质层100以及形成在栅电介质层100上的栅极导体110，另外优选地还可以包括形成在栅极导体110上的帽层120。所述栅电介质层100的材料可以包括低K介电常数材料和高K介电常数材料，其中，低K介电常数材料例如为SiO₂，SiON，或Si₃N₄至少之一；高K介电常数材料可以选自以下材料之一和/或其混合物、和/或其多层结构：Al₂O₃；包括HfO₂、HfSiOx, HfSiON，HfAlOx，HfTaOx，HfLaOx，HfAlSiOx，或HfLaSiOx至少之一的铪基高K电介质材料；包括ZrO₂，La₂O₃，LaAlO₃，TiO₂，或Y₂O₃至少之一的稀土基高K电介质材料。栅极导体110的材料可以包括任何类型的导电材料，包括但不限于多晶硅、金属或金属合金、硅化物、导电氮化物、多晶硅锗及其组合。所述帽层120的材料例如为氧化物或氮化物等绝缘介质。在后栅工艺中，它们在后续的步骤中将被去除，所以所选的材料并不重要，只要与MOS工艺兼容即可。

所述栅极叠层的形成方法是首先依次沉积一层栅电介质层100、一层栅极导体层110，优选地还有帽层120，接着对上述结构进行刻蚀。沉积工艺包括但不限于化学气相沉积（CVD）、等离子辅助CVD、原子层沉积（ALD）、蒸镀、反应溅射、化学溶液沉积或其他类似沉积工艺。刻蚀工艺包括但不限于反应离子刻蚀（RIE）。

在形成栅极叠层后，优选地，为了提高器件的性能，在栅极叠层两侧的有源区中（欲形成源/漏极的位置）利用轻掺源漏工艺（LDD）形成源漏延伸区（SDE）（未示出），另外，为了防止源漏穿通（punch through），优选地接着进行Halo注入。

形成上述源漏延伸区（SDE）并进行Halo注入的步骤也可以在之后所述在Sigma形凹槽内形成硅锗的步骤之后进行，这在稍后描述。

接着，在栅极叠层两侧的有源区中进行离子注入，从而使得部分衬底材料预非晶化以形成非晶态材料层150，如图1a所示。

离子注入所选用的离子包括但不限于硼（B）、碳（C）、氮（N）、铝（Al）、硅（Si）、磷（P）、镓（Ga）、锗（Ge）、砷（As）、铟（In）、锡（Sn）、碲（Te）、铅（Pb）以及惰性气体粒子的一种或几种。

优选地，为了保护栅极叠层，可以首先在栅极叠层两侧形成侧墙125，然后以其作为掩蔽进行离子注入，如图1b所示。侧墙125的材料包括但不限于氮化物或氮氧化物。侧墙125的厚度约为10nm。侧墙的形成可以通过首先沉积适用于侧墙的材料并进行刻蚀来实现。侧墙125也可以在上述LDD工艺步骤之前形成，这对于本领域技术人员来说是熟知的，这里不再赘述。

接着，在栅极叠层两侧,如果存在侧墙125，则是在侧墙125两侧，形成侧墙155，如图2所示。侧墙155的材料包括但不限于氮化物和氮氧化物。侧墙155的厚度较厚，范围为约10-500nm，优选约50nm-100nm。

接着以侧墙155作为掩蔽，通过自对准各向异性刻蚀，去除掉侧墙155外侧的非晶态材料层150，并且可以接着去除下方的一定厚度的衬底材料，从而形成凹槽160，如图3所示。所述凹槽160的深度控制在约1nm-约10μm的范围内，优选地在约5nm-约1μm的范围内，更优选地在约10nm-约100nm的范围内。从图3中可以看出，在侧墙155下方的非晶态材料层150的没有被去除。

然后，利用表现出对非晶态材料层各向同性并且对其刻蚀速率大于或基本等于对衬底材料{100}、{110}面的刻蚀速率但远大于对衬底材料{111}面的刻蚀速率的腐蚀溶液进行湿法刻蚀。这里所说的术语“基本等于”是指相比较的前后二者相仿或可比拟。而术语“远大于”是指前者比后者充分地大，例如是后者的3倍，5倍，7倍，甚至可以具有数量级的差异。满足这样要求的腐蚀溶液选自如下组之一：（1）四甲基氢氧化铵（TMAH）或四乙基氢氧化铵（TEAH）；（2）TMAH或TEAH与异丙醇（IPA）的混合溶液（使腐蚀后的表面变得光滑）；（3）（1）或（2）中的这些溶液和表面活化剂（surfactants）的混合溶液。更广义地，满足这样要求的腐蚀溶液可以是美国专利NO.US7994062B2中描述的有机碱或不对称磷盐,在此将其全文引入作为参考。

通过TMAH等溶液对上述刻蚀出的凹槽160进行湿法刻蚀，从而形成Sigma形凹槽170，如图4所示。由于上述溶液对非晶态材料层具有各向同性的刻蚀属性且刻蚀速率大于对衬底材料的{100}、{110}、{111}三个晶面族的刻蚀速率（例如，TMAH对非晶态材料的刻蚀速率大于对单晶硅{100}、{110}、{111}晶面的刻蚀速率，例如，在80摄氏度，浓度为25%的TMAH对非晶硅的刻蚀速率大于5μm/min），所以溶液将第一侧墙（155）下面的非晶态材料层迅速去除，导致原先在非晶态材料层下方的衬底材料暴露在上述溶液中并逐渐被刻蚀，最终形成延伸到栅极叠层下面附近区域的Sigma形凹槽170。从图4中可以看到，对衬底材料的刻蚀的起点（也即待形成的Sigma形凹槽的靠近上表面的那个{111}面的起点）是与侧墙155的内缘基本上对齐的，而在常规方法中（如图6b中所示）由于第一侧墙的掩蔽导致第一侧墙下面的单晶硅并不能与TMAH溶液接触，所以不能被刻蚀掉。本发明的方法形成的Sigma形凹槽170明显比常规方法形成的Sigma形凹槽更加靠近沟道区域。这将导致在源漏Sigma形槽中外延锗硅后将能够对沟道提供更大的压应力，从而使器件沟道内的空穴迁移率提升，最终提高PMOS的电学性能。

接着，如图5所示，在Sigma形凹槽170内形成硅锗180（e-SiGe）。例如通过外延硼或磷掺杂的硅锗来实现。

接着，通过常规的退火工艺在源漏区上形成硅化物（未示出），包括NiSi, PtSi, PtNiSi, SnSi, SnNiSi, TiSi, CoSi之一或组合。

如果在之前的步骤中没有进行LDD以形成SDE并进行Halo注入，并且也期望进行上述步骤，就可以在形成Sigma形槽170的步骤后或者形成硅锗（e-SiGe）180的步骤之后执行这些步骤。只不过需要先去除前述步骤中形成的侧墙（例如，侧墙125、155），然后在侧墙下方的有源区中进行LDD以形成SDE并进行Halo注入，接着再次形成侧墙，这未以图的方式示出。研究发现这样做可以进一步提高器件性能。

接着，形成替换栅。其中，在形成替换栅的步骤中，首选去除栅极导体110，优选地，为了得到更好的界面质量，栅电介质层100也被一并去除。接着，重新生成栅电介质层，所述栅电介质层的材料可以选自以下材料之一或其组合构成的复合层：Al₂O₃；包括HfO₂、HfSiOx, HfSiON，HfAlOx，HfTaOx，HfLaOx，HfAlSiOx，或HfLaSiOx至少之一的铪基高K电介质材料；包括ZrO₂，La₂O₃，LaAlO₃，TiO₂，或Y₂O₃至少之一的稀土基高K电介质材料。重新生成的栅电介质层的厚度在0.1-10nm范围内，优选地，在0.5-5nm范围内。接着，形成金属栅190，金属栅的材料包括但不限于金属氮化物、金属氮硅化物等。金属栅的形成方法包括但不限于物理溅射、原子层沉积（ALD）或化学气相沉积（CVD）。

接着进行后栅工艺中的其他后续步骤，包括形成层间介电层以及金属互连等，从而完成对高K电介质/金属栅PMOS器件的制作。

第二实施例：本发明在前栅PMOS器件中的应用

针对前栅PMOS器件的制造来说，第二实施例相对于第一实施例的不同之处仅在于在形成沟道区之后，不必形成牺牲栅，而是直接在沟道区上方形成栅电介质层，所述栅电介质层的材料可以选自以下材料之一或其组合构成的复合层：Al₂O₃；包括HfO₂、HfSiOx, HfSiON，HfAlOx，HfTaOx，HfLaOx，HfAlSiOx，或HfLaSiOx至少之一的铪基高K电介质材料；包括ZrO₂，La₂O₃，LaAlO₃，TiO₂，或Y₂O₃至少之一的稀土基高K电介质材料。栅电介质层的厚度在0.1-10nm范围内，优选地，在0.5-5nm范围内。接着，形成金属栅，金属栅的材料包括但不限于金属氮化物、金属氮硅化物等。金属栅的形成方法包括但不限于物理溅射、原子层沉积（ALD）或化学气相沉积（CVD）。在此情况下，自然也就省去了去除牺牲栅，然后重新制作栅叠层的步骤。这对于本领域技术人员来说是熟知的，这里不再赘述。

第三实施例：本发明在传统低K电介质/多晶硅或多晶硅锗栅PMOS器件中的应用

第三实施例与第二实施例相同，除了以下不同：栅极叠层中的栅电介质层的材料为低K介电常数材料，例如为SiO₂，SiON，或Si₃N₄至少之一；以及栅极导体的材料为多晶硅或多晶硅锗。

第四实施例：本发明在CMOS器件中的应用

本实施例中的CMOS器件由现有技术的NMOS以及利用实施例一、二或三涉及的方法制作的PMOS组成。

总之，本发明通过首先在源/漏区位置处形成能够与常规MOS工艺兼容且能对于腐蚀溶液存在各向同性性质的非晶态材料层，接着利用该腐蚀溶液对其进行刻蚀，从而使得形成的Sigma形凹槽的{111}面的交点更加靠近沟道，因此可以向沟道引入更大的应力。

在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过现有技术中的各种手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落在本发明的范围之内。