硅基高迁移率InGaAs沟道的环栅MOSFET制备方法

摘要

一种硅基高迁移率InGaAs沟道的环栅MOSFET制备方法，包括：在清洗好的硅衬底上生长锗层；在锗层上依次生长低温成核砷化镓层和高温砷化镓层；对高温砷化镓层的表面进行抛光；退火后生长MOSFET结构，该MOSFET结构包括依次生长的GaAs缓冲层、InGaP层、InGaAs沟道层、InGaP刻蚀停止层和GaAs接触层；在一个基本单元ABCD内选区刻蚀长方形EFGH到InGaP刻蚀停止层；进行图形刻蚀InGaP刻蚀停止层、InGaAs沟道层和InGaP层，刻蚀深度到达GaAs缓冲层的表面，在EFGH的位置中的InGaAs沟道层形成有效沟道；选择性湿法腐蚀掉有效沟道下方的InGaP层；在悬空的有效沟道的周围沉积Al

说明书

技术领域

本发明属于微电子领域，特别是指一种硅基高迁移率InGaAs沟道的 环栅MOSFET制备方法。

背景技术

以硅CMOS技术为基础的集成电路技术遵循摩尔定律通过缩小器件的 特征尺寸来提高芯片的工作速度、增加集成度、降低功耗以及降低成本， 集成电路的特征尺寸由微米尺度进化到纳米尺度，取得了巨大的经济效益 与科学技术的重大进步。目前，Intel中央处理器的(第三代Core i系列) 特征尺寸已达到22nm，是采用了FinFet结构、立体结构的三栅晶体管 (Inte122nm3-D tri-gate transistor)。Intel宣称，2013年下半年将 完成14nm新工艺的开发。对于继续缩小特征尺寸来延续摩尔定律的思路， 硅材料出现了不可避免的问题，例如短沟道效应和工艺成本急剧增加。因 此选择其他沟道材料是延续摩尔定律的一个途径。

III-V族半导体的电子迁移率远大于硅(GaAs、InAs的电子迁移率分别 可达到9000cm²/(V·s)、40000cm²/(V·s)，而硅的只有1300cm²/(V·s))，它 们在低场和高场下都具有优异的电子输运性能，是超高速、低功耗nMOS 的理想沟道材料。为了应对集成电路技术所面临的严峻挑战，采用与硅工 艺兼容的高迁移率III-V族半导体材料代替硅沟道，以大幅提高逻辑电路的 开关速度并实现低功耗工作研究已成为近期全球微电子领域的前言和热 点。

在Si衬底上外延高质量的III-V族半导体材料是制备Si基高迁移率 nMOS的前提。GaAs是研究较为成熟的III-V族材料，本方法采用GaAs作为 III-V的代表来研究外延问题。Si和GaAs的晶格适配较大(4.1％)，热失配 较大(Si和GaAs的热膨胀系数分别为2.59×10^-6K^-1，5.75×10^-6K^-1)，因此 在异质外延时会产生大量的位错。同时，由于极性材料在非极性衬底上外 延以及衬底台阶的存在，外延层中会产生大量的反相畴(Anti-phase  domain，APD)，反相畴边界(Anti-phase boundary，APB)是载流子的散射 和复合中心，同时在禁带引入缺陷能级。这些位错和反相畴边界会一直延 伸到外延层的表面，严重影响了外延层的质量。Si基III-V族材料的生长 必须解决这两个问题。

除了选择合适的沟道材料，采用立体栅结构势在必行。目前，硅晶体 管从平面栅工艺发展到三栅FinFet结构，环栅(gate-all-around)结构晶 体管也在研发中。并且，III-V族半导体高迁移率沟道的环栅晶体管也得 到了实验室验证(J.J.Gu et al，IEDM，2011，pp.33.2.1)。因此，通 过改变沟道与栅的结构来实现提高栅控能力、抑制短沟道效应是晶体管发 展的必然趋势。

本方法中采用超高真空化学气相沉积从硅衬底过渡到锗层，通过底层 锗的弛豫来消除4％的应变，由于砷化镓与锗的晶格失配只有800ppm，从 锗层到砷化镓，避免了失配位错的产生，采用高低温砷化镓层的配合来解 决反向畴的问题。同时为了获得围栅沟道，通过III-V族半导体的选择性 腐蚀来获得高迁移率的InGaAs纳米柱。最后制作环栅Al₂O₃和电极完成器 件。

发明内容

本发明的目的在于，提供一种硅基高迁移率InGaAs纳米柱沟道的 MOSFET制备方法，来获得硅基III-V族半导体高电子迁移率环栅MOSFET 器件。

本发明提供一种硅基高迁移率InGaAs沟道的环栅MOSFET制备方法， 包括以下步骤：

步骤1：在清洗好的硅衬底上，采用超高真空化学气相沉积生长锗层；

步骤2：将硅衬底立即放入MOCVD反应室中，在锗层上依次生长低温 成核砷化镓层和高温砷化镓层，形成样品；

步骤3：将样品取出，对高温砷化镓层的表面进行抛光；

步骤4：样品清洗后放入MOCVD反应室，退火后生长MOSFET结构，该 MOSFET结构包括依次生长的GaAs缓冲层、InGaP层、InGaAs沟道层、InGaP 刻蚀停止层和GaAs接触层；

步骤5：在一个基本单元ABCD内选区刻蚀长方形EFGH到InGaP刻蚀 停止层；

步骤6：在选区刻蚀EFGH的位置，进行图形刻蚀InGaP刻蚀停止层、 InGaAs沟道层和InGaP层，刻蚀深度到达GaAs缓冲层的表面，在EFGH 的位置中的InGaAs沟道层形成有效沟道；

步骤7：选择性湿法腐蚀掉有效沟道下方的InGaP层；

步骤8：采用ALD方法以及电子束曝光、刻蚀的方法，在悬空的有效 沟道的周围沉积Al₂O₃栅；

步骤9：分别制作源电极、漏电极、栅电极，完成器件的制备。

发明的特点是：

1、采用锗层从硅过渡到III-V层，然后通过低温的砷化镓层获得高 的晶格质量；

2、利用III-V半导体材料的选择性湿法腐蚀特性获得III-V高迁移 率纳米柱；

3、结合环栅工艺获得MOSFET器件。

附图说明

为进一步说明本发明的具体技术内容，以下结合实例及附图对本发明 坐进一步描述，其中：

图1是本发明流程图；

图2是外延各结构层后示意图；

图3是外延片正面一个基本单元ABCD内，选区刻蚀EFGH的位置示意 图；

图4是图3.中截面MN示意图；

图5是在EFGH内进行图形ICP刻蚀后正面示意图，区域内留下的最 上层为脊形InGaP刻蚀停止层81；

图6是图5.中截面MN示意图；

图7是图5区域I立体示意图；

图8是选择性湿法腐蚀掉InGaAs沟道层下方的InGaP层后的截面图；

图9是图8的对应图5中区域I立体图；

图10是器件完成后的正面电极图形示意图；

图11是器件完成后图10中沟道区域I立体图。

具体实施方式

请参阅图1至图11所示，本发明提供一种硅基高迁移率InGaAs沟道 的环栅MOSFET制备方法，包括以下步骤：

步骤1：在清洗好的硅衬底1上，采用超高真空化学气相沉积生长锗 层2，其中硅衬底1为偏[011]方向4°的(100)衬底，硅片标准清洗后进 行锗层的生长，生长前一般进行大于于1000℃的高温处理来去除硅表面的 氧化物，锗层的生长采用超高真空化学气相沉积的两步法进行，需要达到 的锗层的缺陷密度在1E6cm^-2以下。

步骤2：将硅衬底1立即放入MOCVD反应室中，在锗层2上依次生长 低温成核砷化镓层3和高温砷化镓层4，形成样品。其中生长砷化镓层之 前，一般在680℃至730℃进行表面处理，来获得锗层表面的双原子台阶， 从而抑制砷化镓层的反向畴。

步骤3：将样品取出，对高温砷化镓层4的表面进行抛光。该抛光工 艺为降低抛光速度的砷化镓标准抛光工艺，去除材料厚度在50nm至100mn 之间，抛光速率不可太大，小于100nm/h，抛光后的表面粗糙度小于0.5nm。

步骤4：样品清洗后放入MOCVD反应室，退火后生长MOSFET结构，该 MOSFET结构包括依次生长的GaAs缓冲层5、InGaP层6、InGaAs沟道层7、 InGaP刻蚀停止层8和GaAs接触层9；退火的温度和生长低温成核砷化镓 层3之外的各层相同的，均为620-660℃之间，退火在砷烷的保护气氛下 进行，该结构是砷化镓基MOSFET结构的一种，沟道层In的组分为0.2， 沟道层的厚度为10nm。

步骤5：在一个基本单元ABCD内选区刻蚀长方形EFGH到InGaP刻蚀 停止层8；其中基本单元ABCD的边长至少300μm，主要为源漏栅三个电极 区域，并且各个基本单元之间需要隔离。该基本单元ABCD是器件的一种 周期，可以根据实际的工艺条件改变。

步骤6：在选区刻蚀EFGH的位置，进行图形刻蚀InGaP刻蚀停止层8、 InGaAs沟道层7和InGaP层6，刻蚀深度到达GaAs缓冲层5的表面，在 EFGH的位置中的InGaAs沟道层7形成有效沟道71。其中，选区刻蚀长方 形EFGH的宽为50-100nm，长为1-1.5μm。其中图形ICP刻蚀InGaP刻蚀 停止层8、InGaAs沟道层7、InGaP层6到GaAs缓冲层5时，该图形为间 距10-50nm的长方形，刻蚀后留下脊形的InGaP刻蚀停止层8、InGaAs沟 道层7、InGaP层6到GaAs缓冲层5。

步骤7：选择性湿法腐蚀掉有效沟道71下方的InGaP层6。其中，选 择性腐蚀掉InGaAs沟道层7下方的InGaP层6后，留下悬空的有效沟道 71，其为平行于衬底的近长方体纳米柱，厚度为10mn，In的组分为0.2， 长和宽分别与选区刻蚀长方形EFGH的宽、图形ICP刻蚀的长方形间距对 应。

步骤8：采用ALD方法以及电子束曝光、刻蚀的方法，在悬空的有效 沟道71的周围沉积Al₂O₃栅10；

步骤9：分别制作源电极111、漏电极112、栅电极113，完成器件的 制备。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行 了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已， 并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、 等同替换、改进等，均应包含在本发明的保护范围之内。