用于抑制锁相环输出时钟杂散的控制方法及电路

摘要

本发明涉及一种锁相环电路，具体涉及一种用于抑制锁相环输出时钟杂散的控制方法及电路；解决了现有锁相环对杂散的抑制不够强，不能满足人们的需求的技术问题。本发明的技术解决方案是：一种用于抑制锁相环输出时钟杂散的控制方法，包括以下步骤：1)电荷泵产生输入信号Vcp；2)使用第一低通滤波器对所述输入信号Vcp进行低通滤波处理；3)使用纹波抑制模块对低通滤波处理后的信号进行纹波抑制，输出压控振荡器的控制信号Vctrl；4)压控振荡器根据控制信号Vctrl产生输出时钟的频率，所述频率即为锁相环输出时钟的频率。本发明较之现有技术，能够更好的抑制锁相环输出时钟的杂散。同时本发明还提供了一种用于抑制锁相环输出时钟杂散的控制电路。