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后栅极工艺中的选择性高k形成

摘要

一种方法包括:去除伪栅极堆叠件以在栅极间隔件之间形成开口;选择性地在栅极间隔件的侧壁上形成抑制膜,栅极间隔件的侧壁面向开口;和选择性地在半导体区域的表面上形成介电层。抑制膜抑制介电层在抑制膜上的生长。该方法还包括去除抑制膜;和在开口的剩余部分中形成替换栅电极。本发明提供了一种半导体器件及其形成方法。本发明实施例涉及后栅极工艺中的选择性高k形成。

著录项

  • 公开/公告号CN109786254A

    专利类型发明专利

  • 公开/公告日2019-05-21

    原文格式PDF

  • 申请/专利权人 台湾积体电路制造股份有限公司;

    申请/专利号CN201811355126.5

  • 申请日2018-11-14

  • 分类号

  • 代理机构北京德恒律治知识产权代理有限公司;

  • 代理人章社杲

  • 地址 中国台湾新竹

  • 入库时间 2024-02-19 11:09:28

法律信息

  • 法律状态公告日

    法律状态信息

    法律状态

  • 2019-06-14

    实质审查的生效 IPC(主分类):H01L21/336 申请日:20181114

    实质审查的生效

  • 2019-05-21

    公开

    公开

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