组合了高密度低带宽和低密度高带宽存储器的存储器系统

摘要

在一个实施方案中，存储器系统可包括在至少一个特性上不同的至少两种类型的DRAM。例如，一个DRAM类型可以是高密度DRAM，而另一个DRAM类型比第一DRAM类型可具有更低的密度但也可具有更低的延迟和更高的带宽。第一类型的DRAM可位于一个或多个第一集成电路上，并且第二类型的DRAM可位于一个或多个第二集成电路上。在一个实施方案中，第一集成电路和第二集成电路可在叠堆中耦接在一起。第二集成电路可包括用于耦接到其他电路(例如，具有存储器控制器的集成电路，诸如片上系统(SOC))的物理层电路，并且该物理层电路可被第一集成电路中的DRAM共享。

说明书

技术领域

本文描述的实施方案涉及包括动态随机存取存储器(DRAM)的电子系统。

背景技术

随着DRAM继续演进，DRAM的设计已因理想的DRAM的不同目标而变得复杂：具有高带宽、高容量和低功耗(高能量效率)的密集存储装置。提高密度/容量的设计选择有减少(或至少不增加)带宽的趋势。可增加带宽的设计选择有减少(或至少不增加)容量和能量效率的趋势。

发明内容

在一个实施方案中，存储器系统可包括在至少一个特性上不同的至少两种类型的DRAM。例如，一个DRAM类型可以是高密度DRAM，而另一个DRAM类型比第一DRAM类型可具有更低的密度但也可具有更低的延迟和更高的带宽。第一类型的DRAM可位于一个或多个第一集成电路上，并且第二类型的DRAM可位于一个或多个第二集成电路上。提供一种具有两种类型的DRAM(例如，一个高密度，并且一个低延迟、高带宽)的存储器系统可允许高度节能操作，这可能使存储器系统适用于便携式设备和其中每个耗能单元的能量效率和性能为关键属性的其他设备。

在一个实施方案中，第一集成电路和第二集成电路可在叠堆中耦接在一起。第二集成电路可包括用于耦接到其他电路(例如，具有存储器控制器的集成电路，诸如片上系统(SOC))的物理层电路，并且该物理层电路可被第一集成电路中的DRAM共享。在一些实施方案中，可使用存储器来实现高能量效率、高容量和低延迟。

附图说明

下面的详细描述参照附图，现在对这些附图进行简要说明。

图1为具有存储器控制器和至主存储器和高速缓存存储器的物理层电路的片上系统(SOC)的一个实施方案的框图。

图2为具有存储器控制器和至高速缓存存储器的物理层电路的SOC的另一个实施方案的框图，其中另一物理层电路从高速缓存存储器延伸到主存储器。

图3为具有存储器控制器和至高速缓存存储器和主存储器的物理层电路以及另一物理层电路的SOC的另一个实施方案的框图，其中另一物理层电路从高速缓存存储器延伸到主存储器。

图4为示出了实施方案的片上系统(SOC)和存储器的框图。

图5为示出了实施方案的包括一个或多个高速缓存的SOC以及被耦接到SOC/高速缓存的主存储器的框图。

图6为示出了实施方案的SOC和多个存储器的框图。

图7为示出了实施方案的多个主存储器和包括一个或多个高速缓存的SOC的框图。

图8为具有封装件堆叠封装件(POP)构型的主存储器和高速缓存存储器的系统的一个实施方案的框图。

图9为具有封装件堆叠封装件(POP)构型的主存储器和高速缓存存储器的系统的另一个实施方案的框图。

图10为具有主存储器和高速缓存存储器的系统的一个实施方案的框图，其中主存储器离散地封装。

图11是具有主存储器和高速缓存存储器的系统的另一个实施方案的框图，其中主存储器离散地封装。

图12为包括高速缓存和主存储器动态随机存取存储器(DRAM)的系统的一个实施方案的框图。

图13为该系统的另一个实施方案的框图。

图14为该系统的另一个实施方案的框图。

尽管本公开中所述的实施方案可受各种修改形式和替代形式的影响，但其具体实施方案在附图中以举例的方式示出并将在本文中详细描述。然而，应当理解，附图和对其的详细描述不旨在将实施方案限制为所公开的特定形式，而相反，本发明旨在涵盖落入所附权利要求书的实质和范围内的所有修改、等同物和另选方案。本文所使用的标题仅用于组织目的，并不旨在用于限制说明书的范围。如在整个本申请中所使用的那样，以允许的意义(即，意味着具有可能性)而非强制的意义(即，意味着必须)使用“可能”一词。类似地，字词“包括”、“包含”是指包括但不限于。

在本公开内，不同实体(其可被不同地称为“单元”、“电路”、其他部件等等)可被描述或声称成“被配置为”执行一个或多个任务或操作。这个表达方式—被配置为[执行一个或多个任务]的[实体]—在本文中用于指代结构(即物理的事物，诸如电子电路)。更具体地，这个表达方式用于指示该结构被布置成在操作期间执行所述一个或多个任务。结构可被描述成“被配置为”执行某个任务，即使该结构当前并非正被操作亦如此。“被配置为生成输出时钟信号的时钟电路”旨在涵盖例如在操作期间执行该功能的电路，即使所涉及的电路当前并非正被使用(例如该电路并未连接到电源)。因此，被描述或表述成“被配置为”执行某个任务的实体是指用于实施该任务的物理的事物，诸如设备、电路、存储有可执行程序指令的存储器等等。该短语在本文中不被用于指代无形的事物。。通常，形成与“被配置为”对应的结构的电路可包括硬件电路。硬件电路可包括以下项的任意组合：组合式逻辑电路、时钟存储设备(诸如触发器、寄存器、锁存器等)、有限状态机、存储器(诸如静态随机存取存储器或嵌入式动态随机存取存储器)、定制设计电路、模拟电路、可编程逻辑阵列等。类似地，为了描述方便，可将各种单元/电路/部件描述为执行一个或多个任务。此类描述应当被解释为包括短语“被配置为”。

术语“被配置为”并不旨在表示“能被配置为”。例如，未经编程的FPGA不会被认为是“被配置为”执行某个特定功能，虽然其可能“能被配置为”执行该功能。在适当编程之后，FPGA继而可被配置为执行该功能。

所附权利要求书中表述被配置为执行一个或多个任务的单元/电路/部件或其他结构明确地旨在对该项权利要求不援引35U.S.C.§112(f)的解释。因此，所提交的本申请中没有任何权利要求是旨在要被解释为具有装置+功能的要素。如果申请人在申请过程中想要援引112(f)部分，则其将利用“用于”[执行功能]“的装置”结构来表述权利要求的要素。

在一个实施方案中，可通过以硬件描述语言(HDL)诸如Verilog或VHDL对电路的描述进行编码来实现根据本公开的硬件电路。可针对为给定集成电路制造技术设计的单元库来合成HDL描述，并可出于定时、功率和其他原因而被修改，以获取可被传输到工厂以生成掩模并最终产生集成电路的最终的设计数据库。一些硬件电路或其部分也可在示意图编辑器中被定制设计并与合成电路一起被捕获到集成电路设计中。该集成电路可包括晶体管并还可包括其他电路元件(例如，无源元件，诸如电容器、电阻器、电感器等)、以及晶体管和电路元件之间的互连件。一些实施方案可实现耦接在一起的多个集成电路，以实现硬件电路，和/或可在一些实施方案中使用离散元件。另选地，HDL设计可被合成为可编程逻辑阵列诸如现场可编程门阵列(FPGA)并且可在FPGA中实现。

如本文所用，术语“基于”或“取决于”用于描述影响确定的一个或多个因素。该术语不排除可能有附加因素可影响确定。即，确定可仅基于所指定的因素或基于所指定的因素及其他未指定的因素。考虑短语“基于B确定A”。这个短语指定B是用于确定A的因素或者其影响A的确定。这个短语并不排除A的确定也可能基于某个其他因素诸如C。这个短语还旨在涵盖A仅基于B来确定的实施方案。如本文所用，短语“基于”与短语“至少部分地基于”是同义的。

本说明书包括对各种实施方案的参考，以指示本公开并非旨在提及一个具体实施，而是提及落入本公开的实质内的一系列实施例，包括所附权利要求。特定特征、结构或特性可以与本公开一致的任何合适的方式被组合。

具体实施方式

现在转向图1，其示出了包括存储器系统10和集成电路12的系统的一个实施方案的框图。在所示的实施方案中，集成电路12为片上系统(SOC)，并且该SOC将在本公开中的其他实施方案中被用作示例。然而，任何集成电路可用于各种实施方案中。在图1的实施方案中，存储器10包括多个主动态随机存取存储器芯片(DRAM)16A-16D和高速缓存DRAM 18。主DRAM 16A-16D包括物理层电路(PHY)60A，并且高速缓存DRAM 18包括PHY 60B。PHY 60A被耦接到SOC 12中的PHY 60C，并且PHY 60B被耦接到SOC 12中的PHY 60D。更具体地，PHY 60C可被耦接到主存储器控制器(MC)块28A，并且PHY 60D可被耦接到高速缓存控制器块(CC)28B，这两者可为图1中的存储器控制器28(Mem)的一部分。

存储器系统10可包括两种不同类型的DRAM，在SOC 12中的存储器控制器28可独立控制该两种不同类型的DRAM：主DRAM 16A-16D和高速缓存DRAM 18。主DRAM 16A-16D和高速缓存DRAM 18的组合可为SOC 12中的存储器代理提供高带宽，同时还提供高存储容量总体和低功率。存储容量可由主DRAM 16A-16D来提供，该主DRAM 16A-16D可具有针对密度和容量而设计的存储器。高带宽可由高速缓存DRAM 18和SOC 12之间的宽接口提供。较宽的接口可在较慢的时钟频率下进行时钟控制，从而与传统同步DRAM的高速窄接口相比节省功率。在一个实施方案中，高速缓存DRAM 18和SOC 12之间的接口以及主DRAM 16A-16D和SOC 12之间的接口可具有不同的宽度(例如，高速缓存DRAM 18可具有比主DRAM 16A-16D宽2倍以上的接口，并且在一些实施方案中，可为2倍到4倍宽。另外，高速缓存DRAM 18可包括可允许在较低能量下较低密度但较高带宽的具体实施的相对较小的存储器阵列。例如，与传统的DRAM或DRAM 16A—16D相比，存储器阵列可具有更多的存储器组、更小的页面尺寸、更低的延迟、更多的通道等。在一些实施方案中，与DRAM 16A-16D的类似特性相比，存储器阵列可包括以下各项中的一者或多者以降低功率：每条位线的更少存储器单元、每条字线的更少的存储器单元、和/或更小的存储器组。更具体地，在一个实施方案中，高速缓存DRAM 18中的存储器阵列可比主DRAM 16A—16D权衡出更低密度以用于更低能耗。由于以下因素中的一个或多个因素，在高速缓存DRAM 18中可实现更低密度(与主DRAM 16A-16D相比)：每条位线的更少的存储器单元、每条字线的更少的存储器单元、更大数量的存储器组、和/或更小的存储器组。在一个实施方案中，高速缓存DRAM 18可具有在密度上比主DRAM 16A-16D的存储器阵列低4x-16x的存储器阵列，优选地低6x—8x。存储器组内的数据路径设计和从存储器组到PHY 60B的数据路径设计可被优化。另外，从高速缓存DRAM 18到SOC 12的数据路径可为点到点、低电容的低电压连接。

在一些实施方案中，利用形成存储器系统的两种类型的DRAM，其中一种可针对带宽进行优化，而另一种可针对容量进行优化，带宽增加和容量增加的目标均可实现。另外，可对高带宽部分的存储器中的能量效率进行管理(该存储器可更低容量、更小，从而密度可更低)。针对容量进行优化的存储器的一部分可具有较低的带宽目标和宽松的(较长的)延迟目标，因为这些目标可由针对带宽优化的一部分来提供服务。类似地，针对带宽进行优化的存储器的一部分可具有较低的区域效率目标，但可进行延迟和能量效率改进。总之，在一些实施方案中，可以低成本来实现高带宽、低延迟、高能效且高容量的存储器系统。具体地，在共同形成主存储器系统10的分开的芯片中实施高密度部分(主DRAM 16A—16D)和高带宽低延迟部分(高速缓存DRAM 18)可允许每个存储器16A-16D和存储器18实现能量效率的改进，这可提供高性能且高带宽的高能量效率的存储器解决方案。下文参照图12至图14进一步详述对在各种实施方案中在每个存储器中所做的具体优化。

在一个实施方案中，高速缓存DRAM 18可实现简化的命令集，以便减少每次访问被传输到高速缓存DRAM 18的命令的数量。例如，主DRAM 16A-16D可包括针对每个读取或写入访问的激活命令和列地址选通脉冲(CAS)命令，并且任选地为预充电命令。另一方面，高速缓存DRAM18可支持用于读取访问的读取命令和用于写入访问的写入命令。在高速缓存DRAM18内部，读取命令或写入命令可引起多个内部操作，诸如激活、一个或多个CAS读取或写入(分别地)和预充电。由于通过用于给定访问的接口传输更少的命令，因此可减少用于该访问所消耗的能量。

如图所示，存储器控制器28独立地控制主DRAM 16A-16D和高速缓存DRAM 18。具体地，在一个实施方案中，示出了主存储器控制器块28A和高速缓存控制器块28B。主存储器控制器块28A可控制主DRAM 16A-16D，并且高速缓存控制器块28B可控制高速缓存DRAM 18。将来自主DRAM 16A-16D的数据高速缓存在高速缓存DRAM 18中在存储器控制器28的控制下进行，并且可通过将数据从主DRAM 16A-16D通过SOC 10移动到高速缓存DRAM 18来执行。即，缓存策略、缓存线的分配和解除分配等可由存储器控制器28来确定。通过将频繁访问的数据存储在高带宽低功率的高速缓存DRAM 18中，有效存储器带宽可高于主DRAM 16A-16D的带宽，而同时也可享受主DRAM 16A-16D的高容量。除了主存储器控制器块28A和缓存控制器块28B之外的存储器控制器28中的附加电路可协调高速缓存策略、传输数据等等，或者块28A-28B可直接进行交互，以执行高速缓存操作。

图2为被耦接到SOC 12的主DRAM 16A-16D和高速缓存DRAM 18的另一个实施方案的框图。在图2的实施方案中，可在SOC 12中实现单个PHY 60D，其耦接到高速缓存DRAM 18中的单个PHY 60B。可存在能够对被绑定到主DRAM 16A-16D的操作进行解码的逻辑部件，并且经解码的操作可通过如图2所示的PHY 60C和60A而被传输至DRAM 16A-16D。

图3为被耦接到SOC 12的主DRAM 16A-16D和高速缓存DRAM 18的第三实施方案的框图。在图3的实施方案中，可分别实现针对高速缓存控制器块28B的单独的PHY 60D，以与高速缓存DRAM 18(PHY 60B)进行通信并且实现针对存储器控制器块的单独的PHY 60C，以与主DRAM 16A-16B(PHY 60A)进行通信。然而，高速缓存DRAM 18可用作至主DRAM 16A-16D的传送层的主机，其经由PHY 60E与主DRAM 16A-16D中的PHY 60F进行通信，如图3所示。

如图1至图3所示，在一些实施方案中，用于高速缓存DRAM 18的PHY协议可不同于主DRAM 16A-16D的PHY协议，并且两个协议均可在各种配置中得到支持。在其他实施方案中，可使用相同的PHY协议。

图4至图7示出了基于高速缓存DRAM 18和主DRAM 16A-16D与SOC 12的封装的各种实施方案的用于不同应用的存储器系统10的可扩展性。例如，在图4和图6中，主DRAM 16A-16D和高速缓存DRAM 18(即，主存储器10)与SOC 12分开封装。对于小形状因数的设备，诸如移动电话等，可使用如图4的系统，其中存储器系统10被连接到SOC 12的侧面。另一方面，对于较大形状因数的设备，诸如平板电脑、膝上型计算机或台式计算机，可使用诸如图6的实施方案，其中存储器系统10由位于SOC 12的不同侧面的多个部分(例如，图6中的部分10A、10B、10C和10D)形成。在各种实施方案中，可使用任何数量的部分。图5和图7示出了一个实施方案，其中SOC 12和高速缓存DRAM 18被封装在一起，并且接口被连接到主DRAM 16A-16D。图5类似于图4并且示出了主DRAM 16A-16D，其位于用于例如小形状因数的设备(诸如移动电话等)的SOC 12/高速缓存DRAM 18的一个侧面。另一方面，对于较大形状因数的设备，可使用如图7所示的实施方案。在图7中，在SOC 12和高速缓存DRAM 18的不同侧面上示出了主DRAM 16A-16D的多个实例。根据需要，也可将与SOC 12封装在一起的高速缓存DRAM18用于不同的具体实施。参见例如下文的图8和图9。在各种实施方案中，可使用任何数量的实例。如前所述，根据需要，在各种实施方案中，图4-7中所示的每个主DRAM 16A-16D可为一个DRAM或多个DRAM。

图8为包括SOC 12和高速缓存DRAM 18的封装件50的系统的一个实施方案的框图。任选地，在一些实施方案中，可包括高速缓存DRAM 18的多个实例(例如，图7中以虚线形式示出第二高速缓存DRAM 18)。连接层14可被包括在封装件中，该封装件包括与高速缓存DRAM 18的相对较短的互连件(例如，参见图12和下面的讨论，以用于更多详细信息)。可使用POP基板52以封装件堆叠封装件(POP)构型将一个或多个主DRAM 16A-16D与SOC 12/高速缓存DRAM 18装配在一起，以在主DRAM 16A-16D和连接层14之间进行连接(并进一步连接到SOC 12、在图8中未示出的连接层14和POP基板52中的布线)。图9为具有一个或多个主DRAM16A-16D和SOC 12/高速缓存DRAM 18的POP封装的另一个实例。在图9的实施方案中，使用任何期望的技术将高速缓存DRAM 18(或在一些实施方案中，多个高速缓存DRAM 18)安装在SOC 12上。例如，可使用芯片堆叠晶片(COW)封装；可使用晶片堆叠晶片(WOW)封装，可使用芯片堆叠芯片(COC)封装；等。

在其他实施方案中，主DRAM 16A-16D可与SOC 12和高速缓存DRAM 18分开封装。例如，图10和图11分别示出了如图8和图9所示的SOC 12/高速缓存DRAM 18，但其中分开封装的主DRAM 16A-16D被耦接到系统的基板或主板54。在一些具体实施中，图10和图11的实施方案可为多芯片模块(MCM)，并且基板54可为MCM基板。在其他实施方案中，主板54可为各种类型的电路板，例如印刷电路板(PCB)。虽然示出了两组主DRAM 16A-16D，但每个DRAM可以是一个或多个DRAM，并且可存在一个DRAM/DRAM组或多个DRAM组，如图6和图7所示。

图12至图14示出了SOC 12、高速缓存DRAM 18和主DRAM 16A-16D的各种示例性2.5维(D)和3D构型。然而，值得注意的是，在其他实施方案中，可用于任何封装解决方案，包括各种其他2.5D和/或3D解决方案。

现在转向图12，其示出了包括通过连接层14耦接的存储器系统10和SOC 12的系统的一个实施方案的框图。在图1的实施方案中，存储器10包括高速缓存DRAM 18和多个主动态随机存取存储器芯片(DRAM)16A-16D。每个主DRAM 16A-16B包括一个或多个存储器阵列20A-20H，如图1所示。高速缓存DRAM 18包括存储器阵列22和物理层接口电路(PHY电路24)。PHY电路24通过高速缓存DRAM 18的引脚而被耦接到连接层14，并且通过连接层14而被耦接到SOC 12的引脚，并且然后被耦接到SOC 12中的相应PHY电路26。PHY 26被耦接到SOC 12中的存储器控制器28，SOC 12还包括各种其他电路30(例如处理器、外围设备等)。其他电路30可通过SOC 12的其他引脚而被耦接到连接层14的相对侧，以用于耦接到系统中的其他部件。

如上所述，存储器系统10可包括两种不同类型的DRAM，SOC 12中的存储器控制器28可独立控制该两种不同类型的DRAM：主DRAM 16A-16D和高速缓存DRAM 18。值得注意的是，虽然在图1的实施方案中示出了一个PHY电路24和一个PHY电路26，但其他实施方案可具有用于高速缓存DRAM 18和用于主DRAM 16A-16D的独立PHY电路24和26，如上文参考PHY电路60A-60D(以及图3的实施方案中的60E和60F)所述的。

如上所述，存储器阵列20A-20H可针对密度设计，以提供DRAM 16A-16D的每单位面积的高存储容量。DRAM 16A-16D可例如相比于高速缓存DRAM 18实现大页面尺寸。与高速缓存DRAM 18相比，DRAM 16A-16D中可包括较少的存储器组。为了进一步增加密度，至DRAM16A-16D的一些控制逻辑部件诸如测试电路、冗余控制、纠错码(ECC)机制、参考电压逻辑部件、温度控制参考逻辑部件等可被定位在高速缓存DRAM 18上。

高速缓存DRAM 18的较小页面尺寸(以及由于高速缓存DRAM 18中的较大数量的存储器组所致，较大数量的打开页面)可有利于SOC 12中的许多存储器代理进行频繁的小型访问(相比于页面尺寸)。例如，处理器易于读取一个或小数量的高速缓存行的数据，其中DRAM中的传统的页面尺寸在尺寸上可为2到4千字节。每次打开页面时，可从存储器阵列中读取布满数据的页面，并在感测放大器和/或寄存器中捕获以用于进行访问。当页面被关闭并打开一个新的页面时，读取完整的新数据页面。另一方面，读取较小页面按比例消耗更少的功率。当许多代理竞争访问存储器时，页面冲突并且页面打开/关闭可能更频繁，并且每个页面的功耗降低可能导致总体功耗降低。

因此，如果数据很可能被重新利用，则存储器控制器28可被配置为将从主DRAM16A-16D中读取的数据写到高速缓存DRAM 18。可使用各种高速缓存策略。然而，由于高速缓存DRAM 18比SOC静态RAM(SRAM)更密集，因此可实现比利用SRAM可能实现更大的高速缓存。此外，DRAM比SRAM包括每数据位存储的更少的晶体管(例如，每位一个晶体管对每位六个晶体管)，因此基于每位来讲，DRAM比SRAM具有更低的漏泄功率。另外，在一些实施方案中，通过消除芯片上的存储器高速缓存在SOC 12上的硅裸片区域中的节省可在一定程度上抵消高速缓存DRAM 18的开销。

主DRAM 16A-16D可采用硅通孔(TSV)互连件，以减少互连长度和电容(例如，图1所示的TSV 32)。例如，TSV 32可使用已知的TSV制造技术来形成。当DRAM 16A-16D通过存储器之间的引脚堆叠时，TSV 32可被连接在一起。DRAM 16D(位于叠堆底部的主DRAM)可通过引脚连接到高速缓存DRAM 18，这可将信号路由到PHY电路24。PHY电路24可具有物理地沿高速缓存DRAM 18的边缘定位的至PHY电路26的输出和/或来自PHY电路26的输入，并且PHY电路26的输入/输出可类似地沿SOC 12的边缘物理地定位。因此，可使用穿过连接层14的短的接线路径来连接PHY电路24/26。PHY电路24和PHY电路26可以被设计成通过相对较短的互连件上方的连接层14而被连通到固定的小负载。相比于具有较长的互连件并可具有多个DRAM负载的传统的DRAM接口，可使用较小的低功率驱动器。

另外，由于高速缓存DRAM 18将TSV互连件路由到高速缓存DRAM 18的边缘处的期望位置，因此TSV可被更自由地放置在主DRAM 16A-16D中。在一些实施方案中，可减轻拥塞并且可提供比传统的DRAM中可能提供的更多的互连件。

虽然在例示的实施方案中使用TSV，但其他的实施方案可使用硅内插部互连或扇出技术，诸如购自台湾半导体制造公司^TM(TSMC)的集成扇出(InFO)。本文所述的引脚可为任何类型的芯片间互连件。例如，引脚可为“微凸块”或可为焊料球或其他引脚成形材料。其他实施方案明确地示出了焊料球，但也可在这些实施方案中使用其他引脚构造。

连接层14可为任何形式的芯片到芯片互连件。例如，连接层14可以是硅内插件、重新分布层、陶瓷的、有机的或印刷电路板类的基板等。

图13为SOC 12上的存储器系统10的另一个实施方案的框图。在图2的实施方案中，将PHY电路24连接到PHY电路26的引脚无需在一个边缘上，因为封装件是直接连接而不是通过连接层14连接。位于SOC 12的底部侧面上的引脚(未示出)可用于将SOC耦接到系统的其余部分中。如上所述，其他实施方案可具有用于高速缓存DRAM 18和用于主DRAM 16A-16D的独立PHY电路24。

图14为存储器系统的第三实施方案的框图，其中高速缓存DRAM 18在与SOC 10的叠堆中实现，并且主DRAM 16A-16D通过连接层14而被耦接到SOC 10。在该实施方案中，主DRAM 16A—16D堆叠在基部裸片40上，该基部芯片芯片将信号从TSV 32路由到PHY电路24并通过短(接近边缘)互连件路由到SOC 12中的PHY 26。

DRAM 18和SOC 12可使用多种封装技术来连接。DRAM 18或SOC12中的任一者可为“顶部”芯片(其中“顶部”为就图14的取向而言的)。可使用任何3D芯片封装技术。例如，在各种实施方案中，可使用以下各项中的一者或多者：TSV连接、COW封装、WOW封装、POP封装等。

一旦充分了解了上面的公开，许多变型和修改对于本领域的技术人员而言将变得显而易见。本发明旨在使以下权利要求书被阐释为包含所有此类变型和修改。