hp22nm Node Low Operating Power (LOP)向けSub-10 nmゲートCMOS技術

摘要

プロセスの最適化により高性能な10nmゲートCMOSを実現した。 さらにhp22nmノードLow Operating Power (LOP)ターゲット達成のために必要な要素技術であるエレベーテッド·ソース／ドレイン·エクステンション構造、メタルゲート電極、およびゲート絶縁膜の最適化手法について検討することにより、高性能な微細CMOSFET を実現するためのガイドラインを示し、Planar bulk CMOSでhp22nm ノードLOPを実現できる見通しを得た。