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VLSI, 2009. ISVLSI '09
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1.
All Digital Duty Cycle Correction Circuit in 90nm Based on Mutex
机译:
基于互斥量的90nm全数字占空比校正电路
作者:
Swathi R.
;
Srinivas M.B.
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
CMOS digital integrated circuits;
SPICE;
clocks;
delay lines;
CMOS process;
MUTEX;
Spice simulation;
duty cycle correction circuit;
frequency clock;
frequency delay line;
mutual exclusion element-based circuit;
DDRSRAM;
Duty cycle correction;
2.
A High-Speed GCD Chip: A Case Study in Asynchronous Design
机译:
高速GCD芯片:异步设计案例研究
作者:
Gill G.
;
Hansen J.
;
Agiwal A.
;
Vicci L.
;
Singh M.
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
CMOS logic circuits;
application specific integrated circuits;
asynchronous circuits;
digital arithmetic;
logic design;
CMOS process;
asynchronous design;
asynchronous handshaking;
clock recalibration;
fine-grain asynchronous pipelining;
greatest common divisor chip;
size 0.13 mum;
temperature -45 degC to 150 degC;
voltage 0.5 V to 4 V;
Asynchronous;
GCD;
case study;
clockless;
pipelining;
3.
A Low-power Low-cost Optical Router for Optical Networks-on-Chip in Multiprocessor Systems-on-Chip
机译:
用于多处理器片上系统中片上光网络的低功耗低成本光路由器
作者:
Huaxi Gu
;
Kwai Hung Mo
;
Jiang Xu
;
Wei Zhang
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
integrated optoelectronics;
low-power electronics;
micromechanical resonators;
network routing;
network-on-chip;
optical interconnections;
communication bandwidth;
end-to-end delay;
low-power low-cost optical router;
metallic interconnects;
microresonator-based routers;
multiprocessor systems-on-chip;
network throughput;
optical crossbar router;
optical networks-on-chip;
optical power insertion loss;
power consumption;
silicon microresonators;
size 45 nm;
loss;
low power;
microresonator;
multiprocessor;
network on chi;
4.
Title Page iii
机译:
标题页iii
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
5.
Maximally Redundant High-Radix Signed-Digit Adder: New Algorithm and Implementation
机译:
最大冗余高基数签名数字加法器:新算法和实现
作者:
Timarchi S.
;
Navi K.
;
Kavehei O.
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
CMOS logic circuits;
adders;
digital arithmetic;
field programmable gate arrays;
logic design;
CMOS technology;
FPGA flow;
Xilinx Virtex2;
fast arithmetic circuits design;
high-radix signed-digit adder;
redundant number systems;
size 65 nm;
voltage 1 V;
6.
Hardware Design of the H.264/AVC Variable Block Size Motion Estimation for Real-Time 1080HD Video Encoding
机译:
用于实时1080HD视频编码的H.264 / AVC可变块大小运动估计的硬件设计
作者:
Porto R.
;
Agostini L.
;
Bampi S.
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
CMOS integrated circuits;
computational complexity;
data compression;
motion estimation;
video coding;
CMOS technology;
H.264/AVC standard;
H.264/AVC variable block size motion estimation;
SAD calculation;
VBSME;
full search motion estimation algorithm;
hardware architecture;
real-time 1080HD video encoding;
size 0.18 mum;
software applications;
standard cell methodology;
variable block size motion estimation;
video compression standards;
H.264/AVC;
variable block-size motion estimation;
7.
Algorithms for Estimating Number of Glitches and Dynamic Power in CMOS Circuits with Delay Variations
机译:
具有延迟变化的CMOS电路中毛刺数和动态功率的估计算法
作者:
Alexander J.D.
;
Agrawal V.D.
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
CMOS integrated circuits;
Monte Carlo methods;
VLSI;
delays;
integrated circuit modelling;
CMOS VLSI circuit;
Monte Carlo simulation;
circuit delay;
delay variations;
dynamic power dissipation;
gate delays;
glitches estimation;
steady-state logic transitions;
zero-delay simulation;
Digital CMOS circuits;
dynamic power;
power analysis;
process variation;
8.
Title Page i
机译:
标题页
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
VLSI;
embedded systems;
industrial property;
integrated circuit design;
mixed analogue-digital integrated circuits;
reconfigurable architectures;
reliability;
IP protection;
VLSI design;
advanced high-performance design techniques;
advanced mixed signal design;
architecture-level design solutions;
compression;
embedded system design;
memory design;
nanocomputing;
physical design;
reconfigurable systems;
system design trends;
verification;
9.
Context-aware Post Routing Redundant Via Insertion
机译:
通过插入的上下文感知后路由冗余
作者:
Po-Heng Chu
;
Rung-Bin Lin
;
Da-Wei Hsu
;
Yu-Hsing Chen
;
Wei-Chih Tseng
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
telecommunication network routing;
ubiquitous computing;
context aware;
critical paths;
post routing redundant via insertion;
Redundant via;
VLSI;
design for manufacturing;
double via;
10.
On-the-Fly Evaluation of FPGA-Based True Random Number Generator
机译:
基于FPGA的真实随机数发生器的实时评估
作者:
Santoro R.
;
Sentieys O.
;
Roy S.
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
embedded systems;
field programmable gate arrays;
random number generation;
security of data;
FPGA-based true random number generator;
data sampling;
embedded security chip;
enhanced TRNG data rate;
field-programmable gate array;
noise source;
postprocessing unit;
FPGA;
randomness evaluation;
statistical test;
true random number generator;
11.
Lifetime Reliability Aware Design Flow Techniques for Dual-Vdd Based Platform FPGAs
机译:
基于双Vdd的平台FPGA的终身可靠性感知设计流程技术
作者:
Mangalagiri P.
;
Narayanan V.
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
circuit stability;
electric breakdown;
electromigration;
field programmable gate arrays;
hot carriers;
integrated circuit design;
integrated circuit interconnections;
integrated circuit reliability;
logic design;
low-power electronics;
FPGA interconnection;
dual-vdd based platform FPGA;
hot carrier instability;
lifetime reliability aware design flow technique;
low-power FPGA fabrication;
on-chip power density;
time-dependent dielectric breakdown;
voltage-dependent failure mechanism;
EM;
FPGA;
HCI;
TDDB;
design flow;
12.
A Self-Reconfigurable Platform for Scalable DCT Computation Using Compressed Partial Bitstreams and BlockRAM Prefetching
机译:
利用压缩的部分比特流和BlockRAM预取实现可扩展DCT计算的自重构平台
作者:
Jian Huang
;
Jooheung Lee
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
discrete cosine transforms;
embedded systems;
field programmable gate arrays;
logic design;
random-access storage;
reconfigurable architectures;
blockRAM prefetching;
compressed partial bitstreams;
configuration manager;
embedded processor;
field programmable gate array design;
latency overhead;
self-reconfigurable platform;
zig-zag scan order;
DCT;
FPGA;
compression;
dynamic partial reconfiguration;
self reconfigurable;
13.
High-Speed Low-Current Duobinary Signaling Over Active Terminated Chip-to-Chip Interconnect
机译:
有源端接芯片到芯片互连上的高速低电流双二进制信号
作者:
Rao P.V.S.
;
Mandal P.
;
Sachdev S.
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
amplifiers;
current-mode circuits;
integrated circuit interconnections;
signal detection;
thermal noise;
active terminated chip-to-chip interconnect;
current-mode receiver;
folded active inductor peaking;
high-speed low-current duobinary signaling;
regulated gate cascode;
signal detectability;
transimpedance amplifier;
active termination;
chip-to-chip interconnect;
duobinary;
14.
A Novel Low Area Overhead Body Bias FPGA Architecture for Low Power Applications
机译:
适用于低功耗应用的新型低面积架空本体偏置FPGA架构
作者:
Bae S.M.
;
Ramakrishnan K.
;
Vijaykrishnan N.
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
clocks;
field programmable gate arrays;
leakage currents;
low-power electronics;
nanoelectronics;
clock skew scheduling technique;
coarse grained body bias control;
leakage current;
low area overhead body bias FPGA architecture;
low power architecture;
size 45 nm;
15.
Low Phase-Noise and Wide Tuning-Range CMOS Differential VCO for Frequency ?S Modulator
机译:
用于频率?S调制器的低相位噪声和宽调谐范围CMOS差分VCO
作者:
Tuan Vu Cao
;
Wisland D.T.
;
Lande T.S.
;
Moradi F.
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
CMOS integrated circuits;
UHF oscillators;
circuit feedback;
circuit tuning;
delta-sigma modulation;
integrated circuit noise;
low-power electronics;
phase noise;
voltage-controlled oscillators;
FDSM;
differential ring oscillator;
frequency 480 MHz;
frequency DeltaSigma modulator;
harmonic distortion reduction;
low-power supply voltage;
positive feedback;
power 212 muW;
size 65 nm;
voltage 0.6 V;
voltage-controlled oscillator;
wide tuning-range CMOS differential VCO;
VCO;
delay cell;
symmetric load;
tuning range;
16.
Lossless Compression Using Efficient Encoding of Bitmasks
机译:
使用位掩码的有效编码进行无损压缩
作者:
Murthy C.
;
Mishra P.
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
field programmable gate arrays;
masks;
semiconductor storage;
FPGA bitstream compression;
bitmasks;
code compression;
efficient encoding;
lossless compression;
memory requirement;
Bitmask based compression;
17.
Author Index
机译:
作者索引
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
18.
High Performance Non-blocking Switch Design in 3D Die-Stacking Technology
机译:
3D叠层技术中的高性能无阻塞开关设计
作者:
Lewis D.L.
;
Yalamanchili S.
;
Lee H.-H.S.
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
integrated circuit design;
integrated circuit interconnections;
3D die-stacking technology;
crossbar;
multistage interconnect networks;
nonblocking switch design;
router components;
3D Integration;
Crossbar Design;
Die-Stacking;
MIN Design;
NoC;
19.
A New Placement Algorithm for Reduction of Soft Errors in Macrocell Based Design of Nanometer Circuits
机译:
基于纳米电路设计的减少宏单元软错误的新布局算法
作者:
Bhattacharya K.
;
Ranganathan N.
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
circuit optimisation;
logic circuits;
minimisation of switching nets;
simulated annealing;
circuit optimization technique;
dual-VDD assignment;
error detection circuits;
glitch reduction;
logical observability;
macrocell based design;
masking probability;
nanometer circuits;
netlength;
placement configuration;
selective gate sizing;
selective node hardening;
selective nodes;
simulated annealing based placement algorithm;
soft error masking effects;
soft errors;
transient glitches;
wirelength;
Macrocell Placement;
Wire;
20.
An Efficient Hardware Architecture for Multimedia Encryption and Authentication Using the Discrete Wavelet Transform
机译:
使用离散小波变换的多媒体加密和认证的高效硬件体系结构
作者:
Pande A.
;
Zambreno J.
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
discrete wavelet transforms;
multimedia communication;
telecommunication security;
authentication;
discrete wavelet transform;
fixed point hardware implementation;
hardware architecture;
multimedia encryption;
parametrized construction;
Parameterization;
Watermarking;
21.
Dynamic Reconfiguration of Two-Level Caches in Soft Real-Time Embedded Systems
机译:
软实时嵌入式系统中二级缓存的动态重新配置
作者:
Weixun Wang
;
Mishra P.
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
cache storage;
power aware computing;
desktop-based systems;
energy consumption;
memory hierarchy;
soft real-time embedded systems;
static analysis;
timing constraints;
two-level cache hierarchy;
22.
Secure Leakage-Proof Public Verification of IP Marks in VLSI Physical Design
机译:
VLSI物理设计中IP标记的安全防泄漏公开验证
作者:
Saha D.
;
Sur-Kolay S.
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
VLSI;
electronic engineering computing;
industrial property;
security of data;
IP marks;
VLSI physical design;
intellectual property protection;
leakage-proof public verification;
zero-knowledge protocol;
mark verification;
23.
An 8-bit 1.8 V 500 MSPS CMOS Segmented Current Steering DAC
机译:
一个8位1.8 V 500 MSPS CMOS分段电流控制DAC
作者:
Sarkar S.
;
Banerjee S.
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
CMOS integrated circuits;
digital-analogue conversion;
logic design;
current steering;
digital-to-analog converter;
double poly five metal CMOS technology;
power 7.88 mW;
power consumption;
size 0.18 mum;
voltage 0.27 pV;
voltage 1.8 V;
analog CMOS circuits;
digital to analog conversion;
low power;
segmented current steering architecture;
24.
A Process Variation Tolerant Self-Compensating Sense Amplifier Design
机译:
容许过程变化的自补偿感测放大器设计
作者:
Choudhary A.
;
Kundu S.
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
CMOS memory circuits;
SRAM chips;
amplifiers;
embedded systems;
nanolithography;
spatial variables measurement;
statistical analysis;
active compensation circuitry;
dopant density;
embedded SRAM size;
lithography related CD variations;
nanoscale CMOS process variation;
oxide thickness;
parametric variations;
sense amplifier based signaling technique;
size 32 nm;
statistical simulation;
tolerant self-compensating sense amplifier design;
SRAM;
Sense Amplifier;
25.
The Ternary Quantum-dot Cellular Automata Memorizing Cell
机译:
三元量子点细胞自动机记忆细胞
作者:
Pecar P.
;
Janez M.
;
Zimic N.
;
Mraz M.
;
Bajec I.L.
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
cellular automata;
logic design;
multivalued logic circuits;
quantum dots;
ternary logic;
QCA logic design;
SR memorizing cell;
adiabatic pipelining;
adiabatic switching;
multivalued processing;
quantum-dot cellular automata;
ternary cellular automata;
ternary digit;
ternary processor;
ternary register;
quantum-dot cellular automaton;
ternary QCA memorizing cell;
ternary memory;
26.
A High Performance Unified BCD and Binary Adder/Subtractor
机译:
高性能统一BCD和二进制加法器/减法器
作者:
Singh A.
;
Gupta A.
;
Veeramachaneni S.
;
Srinivas M.B.
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
adders;
digital arithmetic;
logic design;
reconfigurable architectures;
binary adder-subtractor;
decimal arithmetic;
decimal data processing applications;
high performance unified BCD;
power-delay product;
reconfigurable architecture;
27.
NoC Power Optimization Using a Reconfigurable Router
机译:
使用可重配置路由器的NoC功率优化
作者:
Concatto C.
;
Matos D.
;
Carro L.
;
Kastensmidt F.
;
Susin A.
;
Kreutz M.
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
integrated circuit interconnections;
network routing;
network-on-chip;
optimisation;
reconfigurable architectures;
NoC power optimization;
core interconnect;
network congestion;
power dissipation;
reconfigurable router;
FIFO;
latency;
28.
Publisher's Information
机译:
发行人信息
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
29.
Variation Aware Routing for Three-Dimensional FPGAs
机译:
三维FPGA的变体感知路由
作者:
Chen Dong
;
Chilstedt S.
;
Deming Chen
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
field programmable gate arrays;
logic CAD;
network routing;
statistical analysis;
timing;
3D CAD tools;
3D FPGA;
3D physical design tool;
3D routing algorithm;
statistical static timing analysis engine;
three-dimensional integrated circuit architecture;
variation aware routing;
3D Routing;
3D SSTA;
Correlated Variation;
FPGA;
Physical Design;
Variation Modeling;
30.
Low Cost and Memoryless CAVLD Architecture for H.264/AVC Decoder
机译:
适用于H.264 / AVC解码器的低成本无内存CAVLD架构
作者:
da Silva T.L.
;
Vortmann J.A.
;
Agostini L.V.
;
Susin A.A.
;
Bampi S.
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
adaptive decoding;
codecs;
field programmable gate arrays;
hardware description languages;
table lookup;
variable length codes;
video coding;
Altera Stratix II FPGA;
H.264-AVC decoder;
VHDL;
context adaptive variable length decoder;
hardware resources consumption;
high power dissipation;
look-up tables;
size 0.18 mum;
syntax element decoding;
video coding standard;
Architectural Design;
CAVLD;
H.264/AVC standard;
Video compression;
31.
Increasing the Sensitivity of On-Chip Digital Thermal Sensors with Pre-Filtering
机译:
通过预滤波提高片上数字热传感器的灵敏度
作者:
Zhimin Chen
;
Nagesh R.
;
Reddy A.
;
Schaumont P.
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
field programmable gate arrays;
filters;
integrated circuit packaging;
signal processing;
temperature sensors;
thermal management (packaging);
thermal variables measurement;
FPGA;
on-chip digital thermal sensor sensitivity;
specific predefined events;
submerged thermal variation;
thermal monitoring;
32.
A Low Cost Low Power Quaternary LUT Cell for Fault Tolerant Applications in Future Technologies
机译:
用于未来技术中的容错应用的低成本,低功耗四元LUT单元
作者:
Rhod E.L.
;
Carro L.
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
Monte Carlo methods;
fault tolerant computing;
field programmable gate arrays;
logic design;
FPGA;
Monte Carlo simulations;
combinational logic;
fault tolerance;
low cost low power quaternary;
routing switches;
sequential logic;
LUT;
Quaternary logic;
Variability;
33.
TEPS: Transient Error Protection Utilizing Sub-word Parallelism
机译:
TEPS:利用子词并行性的瞬时错误保护
作者:
Seokin Hong
;
Soontae Kim
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
microprocessor chips;
ALU;
combinational logic;
microprocessors;
subword parallelism;
time-redundant double execution;
transient error protection mechanism;
Embedded system;
Reliability;
Sub-word Parallelism;
Transient error;
34.
Synchronization-Based Abstraction Refinement for Modular Verification of Asynchronous Designs
机译:
基于同步的抽象提炼用于异步设计的模块化验证
作者:
Hao Zheng
;
Haiqiong Yao
;
Yoneda T.
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
asynchronous circuits;
graph theory;
iterative methods;
learning (artificial intelligence);
logic CAD;
asynchronous design;
modular verification;
parallel composition;
synchronization-based abstraction refinement;
35.
Copyright Page
机译:
版权页
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
36.
Scheduling for an Embedded Architecture with a Flexible Datapath
机译:
安排具有灵活数据路径的嵌入式体系结构
作者:
Schilling T.
;
Sjalander M.
;
Larsson-Edefors P.
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
embedded systems;
flexible electronics;
integrated circuit interconnections;
scheduling;
system-on-chip;
5-stage pipeline;
FlexCore processor;
FlexSoC scheme;
embedded architecture;
flexible datapath;
flexible processor interconnect;
general-purpose processor;
scheduling technique;
FlexSoC;
instruction scheduling;
37.
Inducing Thermal-Awareness in Multicore Systems Using Networks-on-Chip
机译:
使用片上网络在多核系统中诱导热感知
作者:
Atienza D.
;
Martinez E.
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
integrated circuit design;
logic design;
multiprocessing systems;
multiprocessor interconnection networks;
network-on-chip;
temperature control;
thermal management (packaging);
thermal stresses;
FPGA-based emulation framework;
NoC interconnect;
clock frequency controllers;
digital circuit design;
effective global temperature control;
multicore system;
multiprocessor system;
networks-on-chip;
real-life 4-core MPSoC architectures;
temperature sensors;
temperature stress;
temperature-aware design;
thermal control;
ther;
38.
An Analytical Model to Study Optimal Area Breakdown between Cores and Caches in a Chip Multiprocessor
机译:
研究芯片多处理器中内核与缓存之间的最佳区域分解的分析模型
作者:
Taecheol Oh
;
Hyunjin Lee
;
Kiyeon Lee
;
Sangyeun Cho
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
cache storage;
microprocessor chips;
area-consuming components;
chip multiprocessor;
optimal area breakdown;
processor caches;
processor cores;
39.
Overview of the Scalable Communications Core: A Reconfigurable Wireless Baseband in 65nm CMOS
机译:
可扩展通信核心概述:65nm CMOS可重构无线基带
作者:
Chun A.
;
McCanta K.
;
Sandoval E.B.
;
Gulati K.
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
CMOS integrated circuits;
WiMax;
multiprocessor interconnection networks;
network-on-chip;
reconfigurable architectures;
wireless LAN;
CMOS process;
WiFi protocol;
WiMAX protocol;
programmable accelerators;
reconfigurable wireless baseband;
scalable communications core;
size 65 nm;
network on chip;
reconfigurable baseband;
system on chip;
wireless;
40.
Design of Efficient Reversible Binary Subtractors Based on a New Reversible Gate
机译:
基于新型可逆门的高效可逆二值减法器设计
作者:
Thapliyal H.
;
Ranganathan N.
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
VLSI;
logic design;
logic gates;
quantum computing;
low power VLSI design;
optical computing;
quantum dot cellular automata;
reversible binary subtractors;
reversible gate;
reversible logic;
Binary subtractors;
TR gate;
41.
Thermal-Assisted Spin Transfer Torque Memory (STT-RAM) Cell Design Exploration
机译:
热辅助自旋传递扭矩存储器(STT-RAM)单元设计探索
作者:
Hai Li
;
Haiwen Xi
;
Yiran Chen
;
Stricklin J.
;
Xiaobin Wang
;
Tong Zhang
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
MRAM devices;
finite element analysis;
magnetoelectronics;
MRAM;
STT-RAM;
finite element simulation;
magnetic random access memory;
memory element dimension;
nonvolatile memory technology;
programming process;
random access memory;
resistance-area product;
scalability;
thermal dynamics;
thermal-assisted spin transfer torque memory;
writeability;
thermal-assisted;
42.
Mapping Data and Code into Scratchpads from Relocatable Binaries
机译:
将数据和代码从可重定位二进制文件映射到便签本
作者:
Mendonca A.K.I.
;
Volpato D.P.
;
Guntzel J.L.
;
Santos L.C.V.
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
embedded systems;
hardware-software codesign;
integrated memory circuits;
code allocation;
data allocation;
energy-efficient embedded systems;
mapping data;
relocatable binaries;
scratchpad memories;
source code;
energy-efficient memory system;
scratchpad memory;
43.
Synthesis Oriented Scheduling of Multiparty Rendezvous in Transaction Level Models
机译:
事务级模型中面向多方集合的面向综合调度
作者:
Venkataraman V.
;
Di Wang
;
Mahram A.
;
Wei Qin
;
Bose M.
;
Bhadra J.
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
electronic engineering computing;
encapsulation;
hardware description languages;
trees (electrical);
actual implementations;
communication and synchronization circuitry;
encapsulating state transition information;
hardware synthesis;
multiparty rendezvous;
scheduler;
semantic gap;
synthesis oriented scheduling;
transaction level models;
tree;
Algorithm;
Design Languages;
Modeling;
Verification;
44.
Power-Efficient Body-Coupled Self-Cascode LC Oscillator for Low-Power Injection-Locked Transmitter Applications
机译:
低功耗注入锁定变送器应用中的高能效身体耦合自级联LC振荡器
作者:
Haider M.R.
;
Islam S.K.
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
CMOS integrated circuits;
cascade systems;
injection locked oscillators;
oscillators;
radio transmitters;
radiofrequency integrated circuits;
wireless sensor networks;
LC oscillator;
RF CMOS process;
body-terminal coupling;
injection-locked oscillator;
injection-locked transmitter;
low-power transmitter;
power consumption;
power efficiency;
self-cascode structure;
wireless sensor network;
body coupling;
low-power;
self-cascode;
45.
Energy-Efficient Encoding for High-Performance Buses with Staggered Repeaters
机译:
具有交错中继器的高性能总线的节能编码
作者:
Jayaprakash S.
;
Mahapatra N.R.
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
crosstalk;
encoding;
energy conservation;
microprocessor chips;
power aware computing;
repeaters;
capacitive crosstalk;
correlated traffic;
energy-efficient encoding;
high-performance buses;
low-power dynamic encoding scheme;
staggered-repeater bus configuration;
46.
Floorplan Driven High Level Synthesis for Crosstalk Noise Minimization in Macro-cell Based Designs
机译:
基于宏单元设计的平面图驱动的高级综合,可将串扰噪声降至最低
作者:
Sankaran H.
;
Katkoori S.
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
circuit layout CAD;
circuit optimisation;
crosstalk;
high level synthesis;
integrated circuit interconnections;
integrated circuit noise;
integrated logic circuits;
iterative methods;
network routing;
simulated annealing;
system-on-chip;
Cadence-SOC encounter;
DSM regime;
DSP benchmarks;
bus-based architecture;
circuit routing;
coupling noise;
crosstalk noise minimization;
floorplan driven high level synthesis;
interconnect density;
iterative design flow;
macro-cell based design;
47.
High Speed Parallel Architecture for Cyclic Convolution Based on FNT
机译:
基于FNT的高速循环卷积并行架构
作者:
Jian Zhang
;
Shuguo Li
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
convolution;
fast Fourier transforms;
parallel architectures;
Fermat number transform;
butterfly operation method without addition;
code conversion method without addition;
cyclic convolution architecture;
high speed parallel architecture;
pointwise multiplication;
butterfly operation;
code conversion;
cyclic convolution;
48.
Leakage Power and Side Channel Security of Nanoscale Cryptosystem-on-Chip (CoC)
机译:
纳米级片上密码系统(CoC)的泄漏功率和侧通道安全性
作者:
Zadeh A.K.
;
Gebotys C.
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
CMOS integrated circuits;
cryptography;
system-on-chip;
CMOS technologies;
circuit-based reduction techniques;
leakage power consumption;
leakage reduction techniques;
nanoscale cryptosystem-on-chip;
side channel effect;
side channel security;
transistor assignment;
Cryptosystem-on-Chip (CoC);
Leakage power;
side channel;
49.
Reduction of Current Mismatch in PLL Charge Pump
机译:
减少PLL电荷泵中的电流失配
作者:
Fazeel H.M.S.
;
Raghavan L.
;
Srinivasaraman C.
;
Jain M.
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
CMOS integrated circuits;
charge pump circuits;
frequency synthesizers;
phase locked loops;
CMOS technology;
PLL charge pump;
current mismatch reduction;
current steering;
frequency 500 MHz;
frequency synthesizer;
high speed I/O interfaces;
phase locked loop;
size 65 nm;
static phase offset;
two stage amplifier;
Charge pump;
Current mismatch;
PLL;
50.
On-line MPSoC Scheduling Considering Power Gating Induced Power/Ground Noise
机译:
考虑功率门控引起的功率/地面噪声的在线MPSoC调度
作者:
Yan Xu
;
Weichen Liu
;
Yu Wang
;
Jiang Xu
;
Xiaoming Chen
;
Huazhong Yang
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
greedy algorithms;
noise;
scheduling;
system-on-chip;
noise protection;
on-line MPSoC scheduling;
on-line greedy heuristic algorithm;
power gating-aware scheduling problem;
power-ground noise;
51.
Transition Inversion Based Low Power Data Coding Scheme for Synchronous Serial Communication
机译:
同步串行通信的基于转换反转的低功耗数据编码方案
作者:
Bharghava A.R.
;
Srinivas M.B.
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
clocks;
logic design;
low-power electronics;
microprocessor chips;
synchronisation;
system buses;
average error detection capability;
clock line;
low power system design;
off-chip bus power consumption reduction;
power dissipation;
synchronous serial buses;
synchronous serial communication;
transition inversion based low power data coding scheme;
bus coding;
error detection;
low power;
serial bus;
52.
Dual-Sum Single-Carry Self-Timed Adder Designs
机译:
双和单载自定时加法器设计
作者:
Balasubramanian P.
;
Edwards D.A.
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
adders;
logic design;
dual-bit adder function blocks;
dual-sum single-carry self-timed adder designs;
synchronous library resources;
synchronous tools;
53.
Efficient Rerouting Algorithms for Congestion Mitigation
机译:
缓解拥塞的高效重路由算法
作者:
Chaudhry M.A.R.
;
Asad Z.
;
Sprintson A.
;
Hu J.
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
electronic design automation;
integrated circuit design;
network routing;
network-on-chip;
trees (mathematics);
congestion aware Steiner trees;
congestion mitigation;
design automation;
network coding;
overflow avoidance;
rerouting algorithms;
Congestion-Aware Steiner Tree;
Global Routing;
ISPD;
Network Coding for Congestion Mitigation;
Network Coding in VLSI;
Network for VLSI Congestion Mitigation;
Tree-Based Approaches for VLSI Congestion Mitigation;
VLSI;
54.
Modern Floorplanning with Boundary Clustering Constraint
机译:
具有边界聚类约束的现代平面规划
作者:
Li Li
;
Yuchun Ma
;
Ning Xu
;
Yu Wang
;
Xianlong Hong
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
circuit layout;
simulated annealing;
trees (mathematics);
B-tree representation;
SOC design;
boundary clustering constraint;
dynamic repairing;
feasible floorplans;
modern floorplanning;
simulated annealing algorithm;
b-tree;
boundary clustering constraints;
floorplanning;
55.
A Non-Uniform Grid Based Ground Plane Model for High Performance Nodes: The Impact of Heterogeneous Cores on Ground Voltage Gradient
机译:
高性能节点的基于非均匀网格的接地平面模型:异构铁心对接地电压梯度的影响
作者:
Venkateswaran N.
;
Mukundrajan R.
;
Sharma M.
;
Ravi B.
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
microprocessor chips;
simulated annealing;
ground plane model;
ground voltage gradient;
heterogeneous core architectures;
multiprocessor chip;
nonuniform RLC interconnect grid;
simulated annealing optimization;
voltage distribution;
Ground Bounce Elimination;
Ground Plane;
Non-Uniform Grid Ground Plane;
56.
Comparative Analysis of Timing Yield Improvement under Process Variations of Flip-Flops Circuits
机译:
触发器电路工艺变化下时序良率提高的比较分析
作者:
Mostafa H.
;
Anis M.
;
Elmasry M.
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
CMOS integrated circuits;
flip-flops;
timing circuits;
CMOS technology;
STMicroelectronics;
flip-flop delay;
flip-flops circuits;
gate sizing algorithms;
power overhead;
power-delay product;
process variations;
sense amplifier;
size 65 nm;
timing yield improvement;
transmission-gate master-slave flip flop;
Timing yield;
statistical gate sizing;
57.
Testing Circuit-Partitioned 3D IC Designs
机译:
测试电路划分的3D IC设计
作者:
Lewis D.L.
;
Lee H.-H.S.
会议名称:
《VLSI, 2009. ISVLSI '09》
|
2009年
关键词:
built-in self test;
design for testability;
integrated circuit design;
integration;
3D IC designs;
3D integration;
bit-partitioned adder unit;
emerging technology;
multiple silicon die;
port-split register file;
testing circuit partitioned;
vertical stacking;
3D ICs;
BIST;
DFT;
Die Stacking;
Memory Test;
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