机译:使用逐位逼近寄存器的起始位预测算法快速获取全数字延迟锁定环
Department of Electrical Engineering, National Taiwan University of Science and Technology, Taipei, Taiwan;
All-digital delay-locked loop (ADDLL); deskew buffer; digital-controlled delay line (DCDL); successive-approximation register (SAR); synchronization; synchronization.;
机译:使用可变SAR算法的40–550 MHz无谐波全数字延迟锁定环
机译:使用可变SAR算法的40–550 MHz无谐波全数字延迟锁定环
机译:使用用于DRAM的循环锁定环的全数字快速锁定延迟锁定环
机译:具有起始SAR位预测机制的快速锁定宽范围全数字延迟锁定环
机译:低抖动,宽锁定范围全数字锁相环和延迟锁相环的研究和设计。
机译:具有可调范围CMOS延迟锁定环路的亚皮秒抖动设计适用于高速和低功耗应用
机译:全数字延时锁定环路用于3D-IC模芯时钟同步