机译:使用用于DRAM的循环锁定环的全数字快速锁定延迟锁定环
Delay-locked loop (DLL); duty-cycle correction (DCC); dynamic RAM (DRAM); fast-locking DLL;
机译:用于FPGA中相位/延迟生成的快速锁定全数字延迟锁定环
机译:宽范围和快速锁定的全数字周期控制延迟锁定环路
机译:具有动态环路带宽调节功能的快速锁定全数字锁相环
机译:具有起始SAR位预测机制的快速锁定宽范围全数字延迟锁定环
机译:低抖动,宽锁定范围全数字锁相环和延迟锁相环的研究和设计。
机译:具有可调范围CMOS延迟锁定环路的亚皮秒抖动设计适用于高速和低功耗应用
机译:A 2-4 GHz快速锁定频率倍增延迟锁定环