A 2–4 GHz fast-locking frequency multiplying delay-locked loop

机译：A 2-4 GHz快速锁定频率倍增延迟锁定环

代理获取

本网站仅为用户提供外文OA文献查询和代理获取服务，本网站没有原文。下单后我们将采用程序或人工为您竭诚获取高质量的原文，但由于OA文献来源多样且变更频繁，仍可能出现获取不到、文献不完整或与标题不符等情况，如果获取不到我们将提供退款服务。请知悉。

页面导航

著录项
引文网络
相似文献
相关主题

著录项

作者
Jongsun Kim; B-H Bae;
展开▼
作者单位

展开▼
年度 2017
总页数
原文格式 PDF
正文语种
中图分类

相似文献

外文文献
中文文献
专利

1. A 2a??4 GHz fast-locking frequency multiplying delay-locked loop [J] . Jongsun Kim, B-H Bae IEICE Electronics Express . 2017,第2期

机译：2a ?? 4 GHz快速锁定倍频延迟锁定环
2. A 1.7 GHz Fractional-N Frequency Synthesizer Based on a Multiplying Delay-Locked Loop [J] . Levantino Salvatore, Marucci Giovanni, Marzin Giovanni, Solid-State Circuits, IEEE Journal of . 2015,第11期

机译：基于乘法延迟锁定环的1.7 GHz小数N频率合成器
3. A 2.4-GHz 1.5-mW Digital Multiplying Delay-Locked Loop Using Pulsewidth Comparator and Double Injection Technique [J] . Hyunik Kim, Yongjo Kim, Taeik Kim, Solid-State Circuits, IEEE Journal of . 2017,第11期

机译：使用脉宽比较器和双注入技术的2.4GHz 1.5mW数字乘法延迟锁定环路
4. All-Digital Delay-Locked Loop-based Frequency Multiplier Operating from 4.0GHz to 5.6GHz [C] . Hakeem Dad Khan, Erkan Bayram, Oner Hanay, International Conference on Electrical, Communication, and Computer Engineering . 2020

机译：全数字延迟锁定基于环路的倍频器，工作频率范围为4.0GHz至5.6GHz
5. A 2-GHz Frequency Multiplier Based on Digital Delay Lock Loop in 65 nm CMOS [D] . Zhang, Kaiqiang 2017

机译：基于65 nm CMOS的数字延迟锁定环的2 GHz倍频器
6. Experimental data on radio frequency interference in microwave links using frequency scan measurements at 6 GHz 7 GHz and 8 GHz [O] . Glory Uzuazobona Ughegbe, Michael Adedosu Adelabu, Agbotiname Lucky Imoize 2021

机译：在6 GHz7 GHz和8 GHz下使用频率扫描测量的微波链路射频干扰的实验数据
7. A 60 GHz Frequency Generator Based on a 20 GHz Oscillator and an Implicit Multiplier [O] . Zong, Zhirui, Babaie, Masoud, Staszewski, Robert Bogdan 2016

机译：基于20 GHz振荡器和隐式乘法器的60 GHz频率发生器

A 2–4 GHz fast-locking frequency multiplying delay-locked loop

著录项

引文网络

相似文献

相关主题

期刊订阅