机译:容错型集成时钟门,用于在宽电压IOT处理器上优化时钟树功率
Institute of VLSI Design, Zhejiang University, Hangzhou, China;
State Key Laboratory of ASIC and System, Fudan University, Shanghai, China;
State Key Laboratory of ASIC and System, Fudan University, Shanghai, China;
Institute of VLSI Design, Zhejiang University, Hangzhou, China;
Clocks; Logic gates; Timing; Registers; Computer architecture; Internet of Things; Microprocessors;
机译:具有7.6 Tb / s IO带宽,集成稳压和谐振时钟的12核POWER8™处理器
机译:用于低功耗处理器设计的功耗优化时钟门控ALU
机译:用于低功耗处理器设计的功耗优化时钟门控ALU
机译:基于RTL时钟门控的时钟树功率优化
机译:功率和定时驱动最佳栅极,时钟缓冲器和时钟线寸在高性能数字集成电路中尺寸
机译:计时以门控存储过程:昼夜节律时钟是存储过程的一部分
机译:优先级分配优化,可最大限度地降低高性能节能时钟门控微处理器中的电流浪涌