集成电路半定制后端设计高效时钟树物理绕线优化方法

摘要

本发明公开了一种集成电路半定制后端设计高效时钟树物理绕线优化方法。步骤S1：后端设计工具根据芯片形状和内部元器件布局规划获取绕线资源信息。步骤S2：根据上述绕线资源信息和预置优先级的检查项目的顺序逐次检查并且判断时钟树信号线是否合理，如果合理则返回步骤S1，否则执行步骤S3。步骤S3：根据预置优先级的优化项目的顺序逐次优化时钟树信号线并且输出优化结果，同时执行步骤S2直至各项检查项目均检查完毕。本发明公开的集成电路半定制后端设计高效时钟树物理绕线优化方法，提高时钟树设计的设计质量，有助于提高芯片设计工作效率，减少无效工作和减少设计迭代次数，最终缩短芯片设计周期。