集成电路半定制后端设计高效时钟树物理位置优化方法

摘要

本发明公开了一种集成电路半定制后端设计高效时钟树物理位置优化方法。步骤S1：后端设计工具根据芯片形状和元器件的电气参数逐一检查并且判断时钟树的各个物理位置是否合理，如果合理则检查时钟树的下一物理位置，否则标记该物理位置并且执行步骤S2。步骤S2：扫描步骤S1中被标记的物理位置对应的芯片区域，并且标记上述芯片区域中的物理有效区域。本发明公开的集成电路半定制后端设计高效时钟树物理位置优化方法，提高时钟树设计的设计质量，有助于提高芯片设计工作效率，减少无效工作和减少设计迭代次数，最终缩短芯片设计周期。