Power and Timing Driven Optimal Gate, Clock Buffer and Clock Wire Sizing in High Performance Digital Integrated Circuits

著录项

• 作者

  Farshidi, Amin.;

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• 作者单位

  University of Calgary (Canada).;

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• 授予单位 University of Calgary (Canada).;
• 学科
• 学位 Ph.D.
• 年度 2016
• 页码 151 p.
• 总页数 151
• 原文格式 PDF
• 正文语种 eng
• 中图分类 AAI10630382;
• 关键词

  Clock networks; Electronic design automation; Gate sizing; Integrated circuits; Mathematical programming; Optimization;

  机译：时钟网络;电子设计自动化;门尺寸;集成电路;数学编程;优化;
• 入库时间 2022-08-17 12:01:46